1240pin
DDR2 SDRAM非缓冲DIMM
输入/输出功能描述
符号
CK [2：0 ] ，CK [2：0 ]
TYPE
SSTL
极性
迪FF erential
路口
引脚说明
和CK / CK是差分时钟输入。所有的DDR2 SDRAM地址/ CNTL输入是SAM-
PLED的CK和/ CK下降沿上升沿的交叉。输出（读出）数据
是参考CK和/ CK的交叉（交叉的两个方向）
激活DDR2 SDRAM CK信号为高电平时，并停用CK信号时，
低。通过取消激活时钟， CKE低启动省电模式或自
刷新模式。
使相关联的DDR2 SDRAM命令译码器，当低和禁用
CKE [1 ：0]的
SSTL
高电平有效
S[1:0]
SSTL
低电平有效
命令解码器高时。当指令译码器被禁用，新的命令
被忽略，但以前的行动仍在继续。等级0被选中S0 ;等级1
由S1选择
RAS ， CAS ，
WE
ODT [1：0 ]
SSTL
SSTL
供应
供应
SSTL
低电平有效
高电平有效
/ RAS ， / CAS和/ WE （连同S）定义所输入的命令。
断言片上终结了DQ ， DM ， DQS和DQS信号，如果通过DDR2启用
SDRAM模式寄存器。
参考电压输入SSTL18
电源为DDR2 SDRAM输出缓冲器，以提供更好的噪声免疫
无穷大。对于目前所有的DDR2无缓冲DIMM的设计，V
DDQ
共享同一个电源层
为V
DD
销。
VREF
V
DDQ
BA [ 2 ：0]的
-
选择其中的DDR2 SDRAM四个或八个银行内部被激活。
在一个银行激活指令周期，地址输入定义的行
address(RA0~RA15)
在读或写命令的周期，地址输入定义的列地址时，
采样在CK的上升沿和CK的下降沿的交叉点。此外
A [ 9 ： 0 ] ， A10 / AP ，
A[13:11]
SSTL
-
列地址，接入点用于调用autoprecharge操作时的结束
突发读或写周期。如果AP是很高的。 ， autoprecharge选择和BA0朋定义
该行预充电。如果AP低， autoprecharge被禁用。在一个预充电
指令周期。 ， AP是配合使用BA0禁令来控制银行（县）
预充电。如果AP高，所有银行都将被考虑BA0 - BAN的状态预充电
输入。如果AP是低，则BA0禁用来哪家银行定义为预充电。
DQ [63： 0]，
CB [7：0 ]
SSTL
-
数据和校验位输入/输出引脚。
DM为输入掩码信号为写入数据。当DM采样输入数据被屏蔽
DM [ 8：0]
SSTL
高电平有效
在一个写访问的高重合的输入数据。 DM进行采样两边
的DQS 。虽然DM引脚的输入而已， DM加载的DQ和DQS相匹配
装载。
电源线和地线的DDR2 SDRAM的输入缓冲器，以及核心逻辑。 V
DD
和V
DDQ
引脚连接到V
DD
/V
DDQ
飞机上的这些模块。
数据选通信号的输入和输出数据。对于使用有组织的DRAM X16 Rawcards ，
DQ0 7连接到DRAM和DQ8的LDQS针 15连接的UDQS销
在DRAM
这些信号被捆绑在系统平面在V
SS
或V
DD
配置串行
SPD EEPROM 。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。一
电阻器必须连接到V
DD
以充当上拉。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可
连接从SCL到V
DD
作为一个上拉系统板上。
电源的SPD EEPROM 。该电源是独立于VDD / VDDQ电源
平面。 EEPROM的电源可操作在1.7V至3.6V 。
V
DD
,V
SS
DQS [8： 0]，
DQS [ 8：0]
SA [ 2 ：0]的
SDA
SCL
VDDSPD
供应
迪FF erential
路口
-
-
-
供应
SSTL
修订版0.1 / 2009年3月
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