1200pin
无缓冲DDR2 SDRAM SO- DIMM内存模块
引脚说明
符号
TYPE
极性
交
点
引脚说明
系统时钟输入。所有地址的命令行进行采样，在交叉点
CK [1：0 ] ，CK [1：0 ]
输入
的CK的上升沿和CK的下降沿。延迟锁定环（DLL ）电路
从时钟输入端和输出时序驱动的读操作被同步到
输入时钟。
CKE [1 ：0]的
输入
活跃
高
激活DDR2 SDRAM CK信号为高电平时，并停用CK信号时，
低。通过取消激活时钟， CKE低启动省电模式或自
刷新模式。
使相关联的DDR2 SDRAM命令译码器，当低和禁用
S[1:0]
输入
活跃
低
活跃
低
命令解码器高时。当指令译码器被禁用，新的命令
被忽略，但以前的行动仍在继续。等级0被选中S0 ;等级1
由S1选择
RAS ， CAS ， WE
BA [ 2 ：0]的
ODT [1：0 ]
输入
输入
输入
活跃
高
当采样在CK的上升沿的交叉点和CK ，中科院下降沿
RAS和WE定义操作以由SDRAM中执行。
选择其中的DDR2 SDRAM四个或八个银行内部被激活。
断言片上终结了DQ ， DM ， DQS和DQS信号，如果通过DDR2启用
SDRAM模式寄存器。
在一个银行激活命令周期，当在采样difines行地址
CK的上升沿的交叉点和CK的下降沿。在读或写的COM
命令周期，当在上升的交叉点取样限定的列地址
CK的边和CK的下降沿。除了列地址， AP是用来
A [ 9 ： 0 ] ， A10 / AP ，
A[15:11]
输入
调用autoprecharge操作在突发读或写周期的结束。如果是AP
高点。 ， autoprecharge选择和BA0朋定义了预充电银行。如果AP
低， autoprecharge被禁用。在一个预充电命令周期。 ， AP是用来在
与BA0朋一起到银行（ S）控制预充电。如果AP高，所有银行
不管BA0 - BAN输入的状态将被预充电。如果AP是低，则BA0禁
用于该银行限定于预充电。
DQ [63： 0]
DM [7：0 ]
IN / OUT
输入
活跃
高
数据输入/输出管脚。
数据写入掩模，与一个数据字节相关联。在写模式下， DM作为一个
要写入的允许输入数据字节掩码，如果它是低但块的写操作
如果它是高的。在读模式下， DM线没有任何效果。
数据选通，但有一个数据字节相关，来源白衣的数据传输。在写
模式中，数据选通脉冲由控制器来源并集中在数据窗口。
DQS [7： 0]， DQS [7：0 ]输入/输出
交
点
在阅读模式下，数据选通是由DDR2 SDRAM的来源和发送的领先
数据窗口的边缘。 DQS信号是互补的，并且定时是相对于
交叉点对应DQS和DQS的。如果模块是被在单端操作
频闪模式下，所有DQS信号必须连接在系统板上，以VSS和DDR2
SDRAM模式寄存器编程approriately 。
V
DD
, V
DD
SPD ，V
SS
SDA
SCL
SA [ 1：0]
TEST
供应
IN / OUT
输入
输入
IN / OUT
电源为核心， I / O串行Presense检测，以及地面的模块。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。一
电阻器必须连接到V
DD吨
作为拉了起来。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可
在SCL连接到VDD以充当上拉。
用于选择串行存在地址引脚检测基址。
TEST引脚保留用于总线分析工具和连接不正常的内存
模块（ SODIMM内存） 。
版本1.0 / 2009年12月
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