HM5221605系列
2M的LVTTL接口的SDRAM （ 64千字
×
16-bit
×
2-bank)
66兆赫/ 58兆赫/ 50 MHz的
ADE - 203-199C （ Z）
修订版3.0
1997年11月
描述
所有输入和输出被称为在时钟输入的上升沿。该HM5221605提供2
银行，以改善性能。
特点
3.3V电源
时钟频率： 50 MHz的/ 58兆赫/ 66兆赫（最大）
LVTTL接口
单脉冲
RAS
2 ，银行可以同时独立运作
突发读/写操作和突发读/单写操作能力
可编程的突发长度： 1/2/ 4/8 /整版（ 256 ）
可编程的突发序列：
顺序
交错
整页突发长度的能力
顺序突发
突发停止功能
可编程
CAS
潜伏期： 1/2/3
通过DQMU和DQML字节控制
512更新周期： 8毫秒
刷新2变化
自动刷新
自刷新
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HM5221605系列
订购信息
型号
HM5221605TT-15
HM5221605TT-17
HM5221605TT-20
频率
66兆赫
57兆赫
50兆赫
包
400万50引脚塑料TSOP II （ TTP - 50DA ）
管脚配置
HM5221605TT系列
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
V
SS
I/O15
I/O14
V
SS
Q
I/O13
I/O12
V
CC
Q
I/O11
I/O10
V
SS
Q
I/O9
I/O8
V
CC
Q
NC
DQMU
CLK
CKE
NC
NC
NC
A7
A6
A5
A4
V
SS
V
CC
I/O0
I/O1
V
SS
Q
I/O2
I/O3
V
CC
Q
I/O4
I/O5
V
SS
Q
I/O6
I/O7
V
CC
Q
DQML
WE
CAS
RAS
CS
A9
A8
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
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24
25
（ TOP VIEW ）
2
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HM5221605系列
引脚说明
引脚名称
A0到A9
功能
地址输入
I / O0至I / O15
CS
RAS
CAS
WE
DQMU
DQML
CLK
CKE
V
CC
V
SS
V
CC
Q
V
SS
Q
NC
行地址
列地址
银行选择地址
A0到A6 ， A8
A0到A7
A9
数据输入/输出
芯片选择
行地址选通命令
列地址选通命令
写使能命令
高字节的输入/输出的掩码
低字节的输入/输出的掩码
时钟输入
时钟使能
电源内部电路
地上的内部电路
电源I / O电路
地面的I / O电路
无连接
3
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HM5221605系列
框图
A0 – A9
A0 – A7
A0 – A6, A8, A9
列地址
计数器
列地址
卜FF器
行地址
卜FF器
刷新
计数器
行解码器
行解码器
感测放大器& I / O总线
列解码器
BANK 0
列解码器
存储阵列
感测放大器& I / O总线
存储阵列
银行1
256行×256列×16位
256行×256列×16位
输入
卜FF器
产量
卜FF器
控制逻辑&
时序产生器
I / O0 - I / O15
DQMU
DQML
CKE
RAS
CAS
CLK
WE
CS
4
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HM5221605系列
引脚功能
CLK （输入引脚） ：
CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的
上升沿。
CS
（输入引脚） ：
当
CS
为低时，命令输入周期变为有效。当
CS
为高电平时，所有输入
将被忽略。然而，内部操作（存储体激活，突发操作等）被保持。
RAS ， CAS ，
和
WE
（输入引脚） ：
虽然这些引脚名称相同的常规
DRAM中，它们的功能以不同的方式。这些引脚定义操作命令（读，写等）
这取决于它们的电压电平的组合。有关详细信息，请参阅命令操作部分。
A0到A8 （输入引脚） ：
行地址（ AX0到AX6 ， AX8 ）由A0的决心AX6 ， A8级别
银行主动指令周期CLK上升沿。列地址（ AY0到AY7 ）由A0至A7确定
在读或写命令周期的CLK上升沿水平。这列地址变成突发存取
起始地址。 A8定义了预充电模式。当A8 =高在预充电命令周期，无论是
银行预充电。但是，当A8 =低的预充电命令周期，只有银行中选择
通过A9 （BS）被预充电。
A9 （输入引脚） ：
A9是银行选择信号（ BS ） 。该HM5221605的存储器阵列被分成
Bank 0和Bank 1 ，两者包含256行
×
256列
×
16位。如果是A9低，银行选择0，
如果是A9高速，银行1被选中。
CKE （输入引脚） ：
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个
CLK的上升沿是有效的。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于加电
下来和时钟挂起模式。
DQMU / DQML （输入引脚） ：
DQMU控制高字节和DQML控制低字节的输入/输出
缓冲区。
读操作：如果DQMU / DQML为高电平时，输出缓冲器变成高阻抗。如果DQMU / DQML是
为低电平时，输出缓冲区变低-Z 。
写操作：如果DQMU / DQML为高电平时，先前的数据被保持（即新数据不被写入） 。如果
DQMU / DQML为低时，数据被写入。
I / O0到I / O15 （ I / O引脚） ：
数据被输入到与输出从这些引脚。这些管脚是那些相同的
一个常规的DRAM 。
V
CC
和V
CC
Q（电源引脚） ：
加上3.3V 。 （V
CC
为内部电路和V
CC
Q是对于
输出缓冲器）。
V
SS
和V
SS
Q（电源引脚） ：
接地连接。 （V
SS
为内部电路和V
SS
Q是
输出缓冲器）。
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