【HM5216165系列EO描述特点16M的LVTTL接口SDRAM （ 512千字×16-bit×2】,IC型号HM5216165TT-12,HM5216165TT-12 PDF资料,HM5216165TT-12经销商,ic,电子元器件-51电子网

HM5216165系列

描述

特点

16M的LVTTL接口SDRAM （ 512千字

16-bit

2-bank)

100兆赫/ 83 MHz的

E0167H10 （版本1.0 ）

（上ADE - 203-280C （ Z））

2001年6月12日

所有输入和输出被称为在时钟输入的上升沿。该HM5216165提供2

银行，以改善性能。

3.3 V电源

时钟频率：100MHz / 83兆赫

LVTTL接口

单脉冲

RAS

2 ，银行可以同时独立运作

突发读/写操作和突发读/单写操作能力

可编程的突发长度： 1/2/ 4/8 /整版

爆序列的2个版本

顺序（BL = 1/2/ 4/8 /全页）

交错（ BL = 1/2/4/8 ）

可编程

CAS

潜伏期： 1/2/3

通过DQMU和DQML字节控制

刷新周期： 4096刷新周期/ 64毫秒

刷新2变化

自动刷新

自刷新

尔必达内存公司是NEC公司与日立公司合资的DRAM公司

HM5216165系列

订购信息

型号

频率

100兆赫

83兆赫

包

400万50引脚塑料TSOP II （ TTP - 50D ）

HM5216165TT-10H

HM5216165TT-12

管脚配置

HM5216165TT系列

（ TOP VIEW ）

I/O15

I/O14

I/O13

I/O12

I/O11

I/O10

I/O9

I/O8

DQMU

CLK

CKE

I/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

CAS

RAS

A11

A10

DQML

数据表E0167H10

HM5216165系列

引脚说明

引脚名称

功能

地址输入

行地址

列地址

数据输入/输出

芯片选择

行地址选通命令

列地址选通命令

写使能命令

高字节的输入/输出的掩码

低字节的输入/输出的掩码

时钟输入

时钟使能

A0到A10

A0到A7

A11

A0到A11

I / O0至I / O15

RAS

CAS

DQMU

DQML

CLK

CKE

银行选择地址

电源为I / O引脚

地面的I / O引脚

无连接

电源内部电路

地上的内部电路

数据表E0167H10

HM5216165系列

框图

感测放大器& I / O总线

存储阵列

列解码器

感测放大器& I / O总线

列解码器

数据表E0167H10

DQMU

DQML

CKE

RAS

CAS

CLK

输入

卜FF器

A0 – A11

A0 – A7

A0 – A11

列地址

计数器

列地址

卜FF器

行地址

卜FF器

刷新

计数器

行解码器

BANK 0

2048行×256列×16位

产量

卜FF器

I / O0 - I / O15

行解码器

存储阵列

银行1

2048行×256列×16位

控制逻辑&

时序产生器

HM5216165系列

引脚功能

CLK （输入引脚）：

CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的

上升沿。

（输入引脚）：

当

为低时，命令输入周期变为有效。当

是高，所有的输入都是

忽略不计。然而，内部操作（存储体激活，突发操作等）被保持。

RAS ， CAS ，

和

（输入引脚）：

虽然这些引脚名称相同的那些常规的DRAM ，

它们的功能以不同的方式。操作的命令（读，写等）依赖于这些引脚定义

组合的其电压电平。有关详细信息，请参阅命令操作部分。

A0到A10 （输入引脚）：

行地址（ AX0到AX10 ）由A0在银行主动决心A10级

指令周期CLK上升沿。列地址（ AY0到AY7 ）由A0在读决心A7水平

或写命令周期CLK上升沿。这列地址变成突发存取的起始地址。 A10

定义了预充电模式。当A10 =高在预充电命令周期，两家银行预充电。

但是，当A10 =低的预充电命令周期，只有被选中A11 （ BS），该银行是

预充电。

A11 （输入引脚）：

A11是银行选择信号（ BS ）。该HM5216165的存储器阵列被分成

Bank 0和Bank 1 ，这两个包含2048行

256列

16位。如果A11为低，银行选择0，

如果A11为高，银行1被选中。

CKE （输入引脚）：

该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK

上升沿有效。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于掉电

和时钟挂起模式。

DQMU / DQML （输入引脚）：

DQMU控制高字节和DQML控制低字节的输入/输出

缓冲区。

读操作：如果DQMU / DQML为高电平时，输出缓冲器变成高阻抗。如果DQMU / DQML是低，

输出缓冲区变低-Z 。

写操作：如果DQMU / DQML为高电平时，先前的数据被保持（即新数据不被写入）。如果

DQMU / DQML为低时，数据被写入。

I / O0到I / O15 （ I / O引脚）：

数据被输入到与输出从这些引脚。这些管脚是那些相同的

传统的DRAM 。

和V

Q（电源引脚）：

加上3.3V 。（V

为内部电路和V

Q是对于

输出缓冲器）。

和V

Q（电源引脚）：

接地连接。（V

为内部电路和V

Q是对于

输出缓冲器）。

数据表E0167H10