安捷伦的HDMP - 0552四端口旁路
电路CDR和数据有效
发现
光纤通道仲裁环
数据表
特点
支持1.0625 / 2.125 GBd的光纤
渠道运作
四PBC / CDR在一个封装
CDR的位置被确定
选择电缆的输入/输出
振幅有效的检测上
FM_NODE [ 0 ]输入
对数据有效的检测
FM_NODE [ 0 ]输入
–
运行长度违规检测
–
逗号检测
- 可配置为单
帧和多帧
发现
速度选择引脚1或2 GBd的
手术
单REFCLK为1或2 GBd的
手术
CDR通过外部引脚选择
启用/禁用所有均衡器
输入
启用/禁用所选高
高速输出驱动器
高速LVPECL I / O
缓冲线逻辑（ BLL ）输出
（无需外部偏置电阻
必需）
1.1 W一般功率在V
CC
= 3.3 V
先进的0.35 μ的BiCMOS
技术
64引脚， 10mm时，成本低廉的塑料
QFP封装
应用
RAID ， JBOD ， BTS机柜
1 = > 1-4串行缓冲器或
没有CDR
描述
该HDMP - 0552是一款四端口
旁路电路（ PBC） ，带有时钟
和数据恢复（CDR ）和
数据有效检测能力
包括在内。参见图1块
图。该器件最小化
部件数量，成本和抖动
积累而重复
输入信号。端口旁路
电路是在硬盘中使用
在光纤阵列的构建
信道仲裁环路（FC - AL）的
配置。通过使用端口
旁路电路，硬盘可能
被拉出或交换而
阵列中其他磁盘
系统可用的。
一个由人民银行多2 ： 1
多路复用器菊花链沿
与CDR 。每个端口有两个
操作模式： “盘
环“和”磁盘旁路。 “当
在“磁盘循环”模式
选择时，循环进入和
出在该端口的磁盘驱动器的。
例如，数据的推移从
HDMP - 0552的TO_NODE [N ] ±
差分输出引脚的
磁盘驱动器集成电路收发器（用于
例如， HDMP - 263x ）的Rx ±
差分输入引脚。从数据
磁盘驱动器收发器IC
TX ±差分输出引脚变为
到HDMP - 0552的FM_NODE [N ] ±
差分输入引脚。图2
图3显示的连接
图中的磁盘驱动器阵列
应用程序。当“盘
旁通“的模式被选择，则
磁盘驱动器或者不存在或
非功能性的，并且循环
绕过硬盘。
多的HDMP - 0552的可能
级联或连接到其它
在HDMP - 04xx成员
家人通过FM_LOOP和
TO_LOOP销创造循环的
磁盘阵列的硬盘大于
4.请参阅表3确定哪些
在5个细胞（0： 4）提供
FM_LOOP ， TO_LOOP销（细胞
连接电缆）。
注意：对于所有的半导体集成电路，它是表示普通的静态采取预防措施中的处理和组装
该组件，以防止其可以通过静电放电（ESD ）来诱导损伤和/或降解。
四核的PBC的组合可
被利用来容纳任何
硬盘数量。未使用
细胞在四可能被绕过
与上下拉电阻
BYPASS [N ] - 引脚这些细胞。
进一步节省了功耗可能
通过关闭不使用的输出
驱动器。请参考BLL输出
第3页的HDMP - 0552款
也可连接为一个单一的或双
多路复用单元与CDR 。它也可能
用作单或双多路复用器
小区没有CDR 。所有TO_NODE
的HDMP - 0552的输出的
势均力敌。因此，这部分
可以被用作一个1 = >1- 4缓冲液中。
HDMP - 0552的设计允许
进行CDR放置在任何
相对于硬盘位置
插槽。例如，如果旁路[0] -
引脚连接到V
CC
和硬盘
插槽A到D连接到中国人民银行
电池1 4中相同的顺序，将
CDR的功能是在执行
入门到HDMP - 0552 （图
2）。实现的CDR功能在
从HDMP - 0552的出口，
BYPASS [1] - 必须连接到V
CC
和硬盘插槽A到D必须
连接到PBC电池2 ，3，4 ， 0
以该顺序（图3） 。表3
显示所有可能的连接。
如果CDR在入境时，信号
检测（ SD ）引脚显示状态
在输入信号的
电缆。推荐的方法
的设置BYPASS [I ] - 销
HIGH是用他们赶
高阻抗的信号。国内
上拉电阻强制
旁路[ i]于 - 销到V
CC
.
HDMP - 0552框图
CDR
时钟和数据恢复
（CDR）的块负责
频率和相位锁定到
输入的串行数据流
和重采样输入数据
基于所恢复的时钟。一
自动锁定功能允许
CDR的锁定到输入
没有外部的数据流
训练控制。它通过执行此操作
2
不断频率锁定
到参考时钟
（ REFCLK ），然后锁相
到的输入数据流。一旦
位锁定时， CDR的生成
高速采样时钟。这
时钟用于采样或重复
输入的数据，以产生
CDR输出。 CDR的抖动
在这个数据中列出的规格
片假设输入具有
一直8B / 10B编码。
数据有效输出
从CDR输出数据
检查对于两种类型的错误。
首先，数据被检查“运行
长违“ （ RLV ） ，这
被定义为一个连续的位
序列大于5 。在
此外，该数据被检查
“没有逗号检出” （ NCD ） ，
它被定义为没有逗号
在一个2
15
位帧。如果没有
的这些错误发生时，数据是
认为是有效的光纤通道
数据，并FM_NODE [0] _DV是
驱动为高电平。
对于报告错误，数据
有效（ DV）的块包含2
15
-
位的计数器提供的帧
时钟。所有错误报告
相对于此上升沿
内部时钟。
有两个LVTTL输入为
配置数据的有效性
检查。当MODE_DV是
高电平时，数据输入进行CDR
来自FM_NODE [0]。在
这种模式下， FM_NODE [0]
输入被检查数据的有效性。
此外， FM_NODE [0] _DV
LVTTL的输出可以被用来
变频器旁路[ 0 ] - 信号。在这
构造中，当数据是
无效， CDR的输出将是
绕过，并且从该数据
TO_NODE [ 0 ]会被转嫁
代替。
当MODE_DV为低电平时，
数据有效性检查仍
上发生的输出
CDR ;然而，该数据可以是
除了从另一个输入
FM_NODE [0]。此外，该
CDR输出数据将永远是
传递给TO_NODE [1]在此
模式。
最后， LVTTL输入FSEL
选择单对多帧
以DV块的操作。为
例如，当FSEL为低时，所述
FM_NODE [0] _DV输出将
2后驱动为高电平
15
好位
数据。同样， FM_NODE [0] _DV
1 2后，将驱动为低电平
15
比特序列包含错误。
这是“单帧”操作。
当FSEL为高电平时， DV块
工作在“多帧” ，或
四个框架，模式。在这种模式下，
该FM_NODE [0] _DV将
只有四后驱动为高电平
有效数据的连续帧。
一旦高， FM_NODE [0] _DV
后才会被驱动为低
连续四个2
15
位的帧
包含错误。
REFCLK输入和REF_RATE控制
该LVTTL输入REFCLK
提供一个参考振荡器，用于
频率捕获CDR的。
该REFCLK频率应
是53.125 MHz或106.25兆赫
100 ppm的。设置REF_RATE = 0为
一个53 MHz和设置REF_RATE = 1
对于106 MHz的参考。或
基准频率可用于
为1 GBd的或2 GBd的利率。
振幅有效输出
振幅有效（ AV ）块
如果传入的数据上检测
FM_NODE [0] +是通过有效
检查鉴别
振幅输入。该
输入数据被认为是有效
和FM_NODE [ 0 ] _AV驱动
高，只要该幅度
大于200毫伏（差
峰 - 峰值） 。 FM_NODE [0] _AV
只要驱动为低电平作为
输入信号的振幅为
小于100毫伏（差
峰 - 峰值） 。当振幅
输入信号为100
和200毫伏（差分峰 -
峰）， FM_NODE [0] _AV是
不可预知的。
均衡器输入
所有FM_NODE [ N] +高速
差分输入有
均衡设置，以抵消
皮损耗和色散的影响
PCB上。这个功能是
独立地控制
使用EQ_SEL每个输入端口
和NDX （ X = 0-4）引脚。该
默认设置为均衡
为TRUE。也许均衡设置
故障的各个输入
通过强制EQ_SEL低， NDX
（其中，x =端口号）为低
每个端口的均衡
设置希望是假的。这是
逻辑OR功能。例如，
迫使EQ_SEL ， ND2 & ND3销
低将关闭均衡
在FM_NODE设定[2] +和
FM_NODE [3] + ，而
均衡设置将保持
关于端口0,1和4 。
FM_NODE [1]
FM_NODE [2]
旁路[1] -
旁路[2] -
TO_NODE [1]
TO_NODE [2]
该EQ_SEL和NDX （ X = 0-4）
引脚LVTTL和遏制
内部上拉电路。对
强制引脚为低电平每个引脚应
通过一个连接到GND
1 kW的电阻。否则，这些
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
BYPASS [N ] - 输入
该低电平有效BYPASS [N ] - 输入
控制通过数据流
HDMP - 0552 。所有的旁路引脚
是LVTTL和包含内部
上拉电路。绕过
口，适当的BYPASS [N ] -
引脚连接到GND
通过一个1千瓦的电阻。
否则， BYPASS [N ] -
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
FM_NODE [3]
FM_NODE [4]
旁路[3] -
旁路[4] -
TO_NODE [3]
TO_NODE [4]
BLL输出
所有TO_NODE [ N] +高速
差分输出被驱动
一个缓冲行逻辑（ BLL ）
电路，具有片源
终止。因此，无
外部偏置电阻
所需。在BLL的输出
HDMP - 0552顷相等的实力。
未使用的输出应该是
关闭独立。这
降低功耗，并降低了
潜在的串扰效应
由于不正确
终端。
如果未使用的
输出没有关闭它们
应该是差异
终止。的价值
终端电阻应
匹配的PCB走线差分
阻抗。每个输出端口是
由设置为有效或无效
OUT_SEL和NDX （ X = 0-4）引脚。
FM_NODE [0]
EQU
1
0
EQU
EQU
EQU
EQU
TTL
TTL
TTL
BLL
BLL
BLL
BLL
TTL
1
0
1
0
1
0
1
0
0
0
1
1
CDR
DV
CPLL
BLL
TO_NODE [0]
AV
TTL
SSTL
TTL
TTL
TTL
TTL
TTL
FM_NODE [0] _DV
旁路[0] -
CDR_RATE
MODE_DV
REF_RATE
CDR_SEL
REFCLK
FSEL
TTL
图1 - 框图HDMP - 0552
3
FM_NODE [0] _AV
TTL
输出端口活性是默认
条件。可能每个输出端口
可以通过强制设置为不活跃
OUT_SEL低和NDX （其中x =
端口号）低。它是一个逻辑或
功能。例如，迫
OUT_SEL ， ND1 & ND4引脚为低电平
将关闭输出端口
TO_NODE [1] +和TO_NODE [4 ] +。
而输出端口0,2和3的意志
留在。当一个输出端口
已关闭两个输出端子
拉高至约V
CC
.
该OUT_SEL和NDX （ X = 0-4）
引脚LVTTL和遏制
内部上拉电路。对
强制引脚为低电平每个引脚应
通过一个连接到GND
1 kW的电阻。否则，这些
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
硬盘
HARD DISK B
硬盘C：
的硬盘D
FM_NODE [0] = FM_LOOP
TO_NODE [0] = TO_LOOP
FM_NODE [1]
FM_NODE [2]
FM_NODE [3]
旁路[1] -
旁路[2] -
旁路[3] -
FM_NODE [4]
TO_NODE [1]
TO_NODE [3]
TO_NODE [2]
TO_NODE [4]
1
1
0
2
1
0
3
1
0
4
旁路[4] -
1
0
0
CDR
图2 - 连接图CDR的第一个单元格
硬盘
HARD DISK B
硬盘C：
的硬盘D
FM_NODE [1] = FM_LOOP
TO_NODE [1] = TO_LOOP
SERDES
旁路[1] - = 1
FM_NODE [2]
TO_NODE [2]
TO_NODE [3]
SERDES
FM_NODE [3]
TO_NODE [4]
SERDES
FM_NODE [4]
TO_NODE [0]
SERDES
FM_NODE [0]
旁路[2] -
旁路[3] -
1
1
0
2
1
0
3
1
0
4
旁路[4] -
1
0
0
CDR
图3 - 连接图CDR的最后一个单元格
4
旁路[0] -
1
0
旁路[0] = - 1
1
0
SERDES
SERDES
SERDES
SERDES
表1 - 引脚定义为HDMP - 0552 。请参阅图4引脚布局
引脚名称
MODE_DV
针
24
PIN TYPE
I- LVTTL
引脚说明
数据有效检测模式：
为了让数据有效的检测，漂浮MODE_DV
HIGH 。要配置芯片"CDR anywhere"能力，连接MODE_DV
至GND通过一个1千瓦的电阻。
框架中选择：
要配置数据的单帧操作有效，
振幅有效的检测电路， FSEL连接至GND通过一个1千瓦
电阻器。的数据的配置的多帧（ 4帧）的操作有效，并且
振幅有效的检测电路，浮FSEL高。
数据有效：
表明有效的光纤通道数据的FM_NODE [ 0 ] ±输入
当HIGH 。表示无论是运行长度违规错误或不检测的逗号
当低。
振幅有效：
表示在可接受的信号幅度
FM_NODE [ 0 ] ±投入。
串行数据输出：
高速输出到硬盘驱动器或电缆
输入。
FSEL
25
I- LVTTL
FM_NODE[0]_DV
23
O型LVTTL
FM_NODE[0]_AV
TO_NODE[0]+
TO_NODE[0]-
TO_NODE[1]+
TO_NODE[1]-
TO_NODE[2]+
TO_NODE[2]-
TO_NODE[3]+
TO_NODE[3]-
TO_NODE[4]+
TO_NODE[4]-
FM_NODE[0]+
FM_NODE[0]-
FM_NODE[1]+
FM_NODE[1]-
FM_NODE[2]+
FM_NODE[2]-
FM_NODE[3]+
FM_NODE[3]-
FM_NODE[4]+
FM_NODE[4]-
BYPASS[0]-
BYPASS[1]-
BYPASS[2]-
BYPASS[3]-
BYPASS[4]-
CDR_SEL
59
57
56
32
31
35
34
44
43
47
46
54
53
29
28
38
37
41
40
51
50
55
30
36
42
49
10
O型LVTTL
HS_OUT
HS_IN
串行数据输入：
从硬盘驱动器或从一个有线高速输入
输出。
I- LVTTL
旁路输入：
对于"disk bypassed"模式，连接BYPASS [N ] - 到GND
通过一个1千瓦的电阻。对于"disk在loop"模式下，浮高。
I- LVTTL
CDR_RATE
11
I-SSTL2
REF_RATE
12
I- LVTTL
REFCLK
CPLL1
CPLL0
EQ_SEL
14
16
17
61
I- LVTTL
C
C
I- LVTTL
CDR选择：
要配置与CDR芯片旁路，连接CDR_SEL
至GND通过一个1千瓦的电阻。来配置芯片与CDR中的
环，浮CDR_SEL高。
CDR率：
要配置芯片1 GBd的操作， CDR_RATE连接
通过一个1千瓦的电阻接地。要配置芯片2 GBd的操作，
浮CDR_RATE高。
参考价格：
浮REF_RATE高为106.25 MHz的参考利率
并通过一个1千瓦的电阻连接REF_RATE到GND为基准利率
53.125兆赫。
参考时钟：
用于频率用户提供的参考时钟
收购的时钟和数据恢复（ CDR ）电路。
环路滤波电容：
环路滤波电容的内部时钟和数据
恢复（CDR）电路，必须在整个CPLL1和CPLL0引脚相连。
建议值为0.1 μF 。
均衡器选择：
允许用户选择/取消任何输入均衡。
5
安捷伦的HDMP - 0552四端口旁路
电路CDR和数据有效
发现
光纤通道仲裁环
数据表
特点
支持1.0625 / 2.125 GBd的光纤
渠道运作
四PBC / CDR在一个封装
CDR的位置被确定
选择电缆的输入/输出
振幅有效的检测上
FM_NODE [ 0 ]输入
对数据有效的检测
FM_NODE [ 0 ]输入
–
运行长度违规检测
–
逗号检测
- 可配置为单
帧和多帧
发现
速度选择引脚1或2 GBd的
手术
单REFCLK为1或2 GBd的
手术
CDR通过外部引脚选择
启用/禁用所有均衡器
输入
启用/禁用所选高
高速输出驱动器
高速LVPECL I / O
缓冲线逻辑（ BLL ）输出
（无需外部偏置电阻
必需）
1.1 W一般功率在V
CC
= 3.3 V
先进的0.35 μ的BiCMOS
技术
64引脚， 10mm时，成本低廉的塑料
QFP封装
应用
RAID ， JBOD ， BTS机柜
1 = > 1-4串行缓冲器或
没有CDR
描述
该HDMP - 0552是一款四端口
旁路电路（ PBC） ，带有时钟
和数据恢复（CDR ）和
数据有效检测能力
包括在内。参见图1块
图。该器件最小化
部件数量，成本和抖动
积累而重复
输入信号。端口旁路
电路是在硬盘中使用
在光纤阵列的构建
信道仲裁环路（FC - AL）的
配置。通过使用端口
旁路电路，硬盘可能
被拉出或交换而
阵列中其他磁盘
系统可用的。
一个由人民银行多2 ： 1
多路复用器菊花链沿
与CDR 。每个端口有两个
操作模式： “盘
环“和”磁盘旁路。 “当
在“磁盘循环”模式
选择时，循环进入和
出在该端口的磁盘驱动器的。
例如，数据的推移从
HDMP - 0552的TO_NODE [N ] ±
差分输出引脚的
磁盘驱动器集成电路收发器（用于
例如， HDMP - 263x ）的Rx ±
差分输入引脚。从数据
磁盘驱动器收发器IC
TX ±差分输出引脚变为
到HDMP - 0552的FM_NODE [N ] ±
差分输入引脚。图2
图3显示的连接
图中的磁盘驱动器阵列
应用程序。当“盘
旁通“的模式被选择，则
磁盘驱动器或者不存在或
非功能性的，并且循环
绕过硬盘。
多的HDMP - 0552的可能
级联或连接到其它
在HDMP - 04xx成员
家人通过FM_LOOP和
TO_LOOP销创造循环的
磁盘阵列的硬盘大于
4.请参阅表3确定哪些
在5个细胞（0： 4）提供
FM_LOOP ， TO_LOOP销（细胞
连接电缆）。
注意：对于所有的半导体集成电路，它是表示普通的静态采取预防措施中的处理和组装
该组件，以防止其可以通过静电放电（ESD ）来诱导损伤和/或降解。
四核的PBC的组合可
被利用来容纳任何
硬盘数量。未使用
细胞在四可能被绕过
与上下拉电阻
BYPASS [N ] - 引脚这些细胞。
进一步节省了功耗可能
通过关闭不使用的输出
驱动器。请参考BLL输出
第3页的HDMP - 0552款
也可连接为一个单一的或双
多路复用单元与CDR 。它也可能
用作单或双多路复用器
小区没有CDR 。所有TO_NODE
的HDMP - 0552的输出的
势均力敌。因此，这部分
可以被用作一个1 = >1- 4缓冲液中。
HDMP - 0552的设计允许
进行CDR放置在任何
相对于硬盘位置
插槽。例如，如果旁路[0] -
引脚连接到V
CC
和硬盘
插槽A到D连接到中国人民银行
电池1 4中相同的顺序，将
CDR的功能是在执行
入门到HDMP - 0552 （图
2）。实现的CDR功能在
从HDMP - 0552的出口，
BYPASS [1] - 必须连接到V
CC
和硬盘插槽A到D必须
连接到PBC电池2 ，3，4 ， 0
以该顺序（图3） 。表3
显示所有可能的连接。
如果CDR在入境时，信号
检测（ SD ）引脚显示状态
在输入信号的
电缆。推荐的方法
的设置BYPASS [I ] - 销
HIGH是用他们赶
高阻抗的信号。国内
上拉电阻强制
旁路[ i]于 - 销到V
CC
.
HDMP - 0552框图
CDR
时钟和数据恢复
（CDR）的块负责
频率和相位锁定到
输入的串行数据流
和重采样输入数据
基于所恢复的时钟。一
自动锁定功能允许
CDR的锁定到输入
没有外部的数据流
训练控制。它通过执行此操作
2
不断频率锁定
到参考时钟
（ REFCLK ），然后锁相
到的输入数据流。一旦
位锁定时， CDR的生成
高速采样时钟。这
时钟用于采样或重复
输入的数据，以产生
CDR输出。 CDR的抖动
在这个数据中列出的规格
片假设输入具有
一直8B / 10B编码。
数据有效输出
从CDR输出数据
检查对于两种类型的错误。
首先，数据被检查“运行
长违“ （ RLV ） ，这
被定义为一个连续的位
序列大于5 。在
此外，该数据被检查
“没有逗号检出” （ NCD ） ，
它被定义为没有逗号
在一个2
15
位帧。如果没有
的这些错误发生时，数据是
认为是有效的光纤通道
数据，并FM_NODE [0] _DV是
驱动为高电平。
对于报告错误，数据
有效（ DV）的块包含2
15
-
位的计数器提供的帧
时钟。所有错误报告
相对于此上升沿
内部时钟。
有两个LVTTL输入为
配置数据的有效性
检查。当MODE_DV是
高电平时，数据输入进行CDR
来自FM_NODE [0]。在
这种模式下， FM_NODE [0]
输入被检查数据的有效性。
此外， FM_NODE [0] _DV
LVTTL的输出可以被用来
变频器旁路[ 0 ] - 信号。在这
构造中，当数据是
无效， CDR的输出将是
绕过，并且从该数据
TO_NODE [ 0 ]会被转嫁
代替。
当MODE_DV为低电平时，
数据有效性检查仍
上发生的输出
CDR ;然而，该数据可以是
除了从另一个输入
FM_NODE [0]。此外，该
CDR输出数据将永远是
传递给TO_NODE [1]在此
模式。
最后， LVTTL输入FSEL
选择单对多帧
以DV块的操作。为
例如，当FSEL为低时，所述
FM_NODE [0] _DV输出将
2后驱动为高电平
15
好位
数据。同样， FM_NODE [0] _DV
1 2后，将驱动为低电平
15
比特序列包含错误。
这是“单帧”操作。
当FSEL为高电平时， DV块
工作在“多帧” ，或
四个框架，模式。在这种模式下，
该FM_NODE [0] _DV将
只有四后驱动为高电平
有效数据的连续帧。
一旦高， FM_NODE [0] _DV
后才会被驱动为低
连续四个2
15
位的帧
包含错误。
REFCLK输入和REF_RATE控制
该LVTTL输入REFCLK
提供一个参考振荡器，用于
频率捕获CDR的。
该REFCLK频率应
是53.125 MHz或106.25兆赫
100 ppm的。设置REF_RATE = 0为
一个53 MHz和设置REF_RATE = 1
对于106 MHz的参考。或
基准频率可用于
为1 GBd的或2 GBd的利率。
振幅有效输出
振幅有效（ AV ）块
如果传入的数据上检测
FM_NODE [0] +是通过有效
检查鉴别
振幅输入。该
输入数据被认为是有效
和FM_NODE [ 0 ] _AV驱动
高，只要该幅度
大于200毫伏（差
峰 - 峰值） 。 FM_NODE [0] _AV
只要驱动为低电平作为
输入信号的振幅为
小于100毫伏（差
峰 - 峰值） 。当振幅
输入信号为100
和200毫伏（差分峰 -
峰）， FM_NODE [0] _AV是
不可预知的。
均衡器输入
所有FM_NODE [ N] +高速
差分输入有
均衡设置，以抵消
皮损耗和色散的影响
PCB上。这个功能是
独立地控制
使用EQ_SEL每个输入端口
和NDX （ X = 0-4）引脚。该
默认设置为均衡
为TRUE。也许均衡设置
故障的各个输入
通过强制EQ_SEL低， NDX
（其中，x =端口号）为低
每个端口的均衡
设置希望是假的。这是
逻辑OR功能。例如，
迫使EQ_SEL ， ND2 & ND3销
低将关闭均衡
在FM_NODE设定[2] +和
FM_NODE [3] + ，而
均衡设置将保持
关于端口0,1和4 。
FM_NODE [1]
FM_NODE [2]
旁路[1] -
旁路[2] -
TO_NODE [1]
TO_NODE [2]
该EQ_SEL和NDX （ X = 0-4）
引脚LVTTL和遏制
内部上拉电路。对
强制引脚为低电平每个引脚应
通过一个连接到GND
1 kW的电阻。否则，这些
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
BYPASS [N ] - 输入
该低电平有效BYPASS [N ] - 输入
控制通过数据流
HDMP - 0552 。所有的旁路引脚
是LVTTL和包含内部
上拉电路。绕过
口，适当的BYPASS [N ] -
引脚连接到GND
通过一个1千瓦的电阻。
否则， BYPASS [N ] -
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
FM_NODE [3]
FM_NODE [4]
旁路[3] -
旁路[4] -
TO_NODE [3]
TO_NODE [4]
BLL输出
所有TO_NODE [ N] +高速
差分输出被驱动
一个缓冲行逻辑（ BLL ）
电路，具有片源
终止。因此，无
外部偏置电阻
所需。在BLL的输出
HDMP - 0552顷相等的实力。
未使用的输出应该是
关闭独立。这
降低功耗，并降低了
潜在的串扰效应
由于不正确
终端。
如果未使用的
输出没有关闭它们
应该是差异
终止。的价值
终端电阻应
匹配的PCB走线差分
阻抗。每个输出端口是
由设置为有效或无效
OUT_SEL和NDX （ X = 0-4）引脚。
FM_NODE [0]
EQU
1
0
EQU
EQU
EQU
EQU
TTL
TTL
TTL
BLL
BLL
BLL
BLL
TTL
1
0
1
0
1
0
1
0
0
0
1
1
CDR
DV
CPLL
BLL
TO_NODE [0]
AV
TTL
SSTL
TTL
TTL
TTL
TTL
TTL
FM_NODE [0] _DV
旁路[0] -
CDR_RATE
MODE_DV
REF_RATE
CDR_SEL
REFCLK
FSEL
TTL
图1 - 框图HDMP - 0552
3
FM_NODE [0] _AV
TTL
输出端口活性是默认
条件。可能每个输出端口
可以通过强制设置为不活跃
OUT_SEL低和NDX （其中x =
端口号）低。它是一个逻辑或
功能。例如，迫
OUT_SEL ， ND1 & ND4引脚为低电平
将关闭输出端口
TO_NODE [1] +和TO_NODE [4 ] +。
而输出端口0,2和3的意志
留在。当一个输出端口
已关闭两个输出端子
拉高至约V
CC
.
该OUT_SEL和NDX （ X = 0-4）
引脚LVTTL和遏制
内部上拉电路。对
强制引脚为低电平每个引脚应
通过一个连接到GND
1 kW的电阻。否则，这些
输入应该留给浮动。在
这种情况下，内部的上拉
电路将迫使他们高。
硬盘
HARD DISK B
硬盘C：
的硬盘D
FM_NODE [0] = FM_LOOP
TO_NODE [0] = TO_LOOP
FM_NODE [1]
FM_NODE [2]
FM_NODE [3]
旁路[1] -
旁路[2] -
旁路[3] -
FM_NODE [4]
TO_NODE [1]
TO_NODE [3]
TO_NODE [2]
TO_NODE [4]
1
1
0
2
1
0
3
1
0
4
旁路[4] -
1
0
0
CDR
图2 - 连接图CDR的第一个单元格
硬盘
HARD DISK B
硬盘C：
的硬盘D
FM_NODE [1] = FM_LOOP
TO_NODE [1] = TO_LOOP
SERDES
旁路[1] - = 1
FM_NODE [2]
TO_NODE [2]
TO_NODE [3]
SERDES
FM_NODE [3]
TO_NODE [4]
SERDES
FM_NODE [4]
TO_NODE [0]
SERDES
FM_NODE [0]
旁路[2] -
旁路[3] -
1
1
0
2
1
0
3
1
0
4
旁路[4] -
1
0
0
CDR
图3 - 连接图CDR的最后一个单元格
4
旁路[0] -
1
0
旁路[0] = - 1
1
0
SERDES
SERDES
SERDES
SERDES
表1 - 引脚定义为HDMP - 0552 。请参阅图4引脚布局
引脚名称
MODE_DV
针
24
PIN TYPE
I- LVTTL
引脚说明
数据有效检测模式：
为了让数据有效的检测，漂浮MODE_DV
HIGH 。要配置芯片"CDR anywhere"能力，连接MODE_DV
至GND通过一个1千瓦的电阻。
框架中选择：
要配置数据的单帧操作有效，
振幅有效的检测电路， FSEL连接至GND通过一个1千瓦
电阻器。的数据的配置的多帧（ 4帧）的操作有效，并且
振幅有效的检测电路，浮FSEL高。
数据有效：
表明有效的光纤通道数据的FM_NODE [ 0 ] ±输入
当HIGH 。表示无论是运行长度违规错误或不检测的逗号
当低。
振幅有效：
表示在可接受的信号幅度
FM_NODE [ 0 ] ±投入。
串行数据输出：
高速输出到硬盘驱动器或电缆
输入。
FSEL
25
I- LVTTL
FM_NODE[0]_DV
23
O型LVTTL
FM_NODE[0]_AV
TO_NODE[0]+
TO_NODE[0]-
TO_NODE[1]+
TO_NODE[1]-
TO_NODE[2]+
TO_NODE[2]-
TO_NODE[3]+
TO_NODE[3]-
TO_NODE[4]+
TO_NODE[4]-
FM_NODE[0]+
FM_NODE[0]-
FM_NODE[1]+
FM_NODE[1]-
FM_NODE[2]+
FM_NODE[2]-
FM_NODE[3]+
FM_NODE[3]-
FM_NODE[4]+
FM_NODE[4]-
BYPASS[0]-
BYPASS[1]-
BYPASS[2]-
BYPASS[3]-
BYPASS[4]-
CDR_SEL
59
57
56
32
31
35
34
44
43
47
46
54
53
29
28
38
37
41
40
51
50
55
30
36
42
49
10
O型LVTTL
HS_OUT
HS_IN
串行数据输入：
从硬盘驱动器或从一个有线高速输入
输出。
I- LVTTL
旁路输入：
对于"disk bypassed"模式，连接BYPASS [N ] - 到GND
通过一个1千瓦的电阻。对于"disk在loop"模式下，浮高。
I- LVTTL
CDR_RATE
11
I-SSTL2
REF_RATE
12
I- LVTTL
REFCLK
CPLL1
CPLL0
EQ_SEL
14
16
17
61
I- LVTTL
C
C
I- LVTTL
CDR选择：
要配置与CDR芯片旁路，连接CDR_SEL
至GND通过一个1千瓦的电阻。来配置芯片与CDR中的
环，浮CDR_SEL高。
CDR率：
要配置芯片1 GBd的操作， CDR_RATE连接
通过一个1千瓦的电阻接地。要配置芯片2 GBd的操作，
浮CDR_RATE高。
参考价格：
浮REF_RATE高为106.25 MHz的参考利率
并通过一个1千瓦的电阻连接REF_RATE到GND为基准利率
53.125兆赫。
参考时钟：
用于频率用户提供的参考时钟
收购的时钟和数据恢复（ CDR ）电路。
环路滤波电容：
环路滤波电容的内部时钟和数据
恢复（CDR）电路，必须在整个CPLL1和CPLL0引脚相连。
建议值为0.1 μF 。
均衡器选择：
允许用户选择/取消任何输入均衡。
5
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