安捷伦的HDMP - 0482
八细胞端口旁路电路
与CDR和数据有效检测
数据表
特点
支持1.0625 GBd的光纤通道
手术
支持1.25 GBd的千兆以太网
（GE）的操作
八细胞PBC / CDR在一个封装
CDR的位置被确定首选
电缆的输入/输出的
振幅有效的检测上
FM_NODE [7]输入
对数据有效的检测
FM_NODE [ 0 ]输入
- 运行长度违规检测
- 逗号检测
- 可配置为单
帧和多帧检测
均衡器所有输入
高速LVPECL I / O
缓冲线逻辑（ BLL ）输出
（无需外部偏置电阻
必需）
1.09 W一般功率在Vcc = 3.3V
64引脚，14个毫米，成本低廉的塑料QFP
包
应用
RAID ， JBOD ， BTS机柜
四个2 ： 1复用器
四个1 ： 2缓冲器
1 = > 千兆位串行缓冲器
N = > 1千兆位串行多路复用器
描述
该HDMP - 0482是一个八进制细胞
端口旁路电路（ PBC ）与
时钟和数据恢复（ CDR ）
和数据有效检测capabil-
性包括在内。该器件微型
mizes部件数量，成本和抖动
积累而重复
输入信号。端口旁路
电路是在硬盘中使用
在光纤阵列的构建
信道仲裁环路
（ FC-AL）的配置。通过使用
端口旁路电路，硬盘
可以拉出或交换
而阵列中的其他磁盘
系统可用的。
一个端口旁路电路（ PBC ）
由多个2:1 multiplex-
ERS菊花还有一个链接
CDR 。每个端口有两种模式
操作： “磁盘回路”和
“磁盘绕过” 。当“盘
在循环“模式被选择时，循环
进入和流出的磁盘驱动器的
在该端口。例如，数据
随着从HDMP - 0482的
TO_NODE [n]的±差动输出
销到磁盘驱动器收发器
集成电路（例如， HDMP - 1636A ）的Rx ±
差分输入引脚。从数据
磁盘驱动器收发器集成电路
TX ±差分输出去
在HDMP - 0482的FM_NODE [N ] ±
差分输入引脚。当
“磁盘旁路”模式被选择时，
磁盘驱动器或者不存在或
非功能性的，并且循环
绕过硬盘。
在“磁盘绕过”模式
通过将BYPASS [N ]启用 -
引脚为低电平。离开BYPASS [N ] -
浮动使“盘
循环“模式。 HDMP - 0482的可能
级联与其他成员
在HDMP - 04XX / HDMP - 05XX
家人通过FM_NODE和
TO_NODE引脚，以适应
任何数量的硬盘。该
未使用的细胞在这个PBC可能
通过使用下拉绕过
在旁路[N ]电阻器 - 销
对于这些细胞。
的HDMP - 0482 ，也可以使用
如8 1： 1缓冲器，其中一个具有
CDR和七个无。为
例如，一个HDMP - 0482可以是
放置在CMOS专用集成电路的前
清洁传出的抖动
信号（CDR路径），并能够更好地
读出的输入信号（非
CDR的路径）。此外，该
HDMP - 0482可以被配置为
4 2： 1多路转换器或四个
1：2的缓冲器。
HDMP-0482
注意：与所有半导体集成电路，建议正常静电注意事项
可采取在此组件的处理和组装，以防止损坏和/或
退化可能会被静电放电（ ESD）引起。
该HDMP - 0482的设计允许
CDR放置在任意位置
相对于所述硬盘
插槽。例如，如果逐
PASS [0] - 销浮动，且硬
磁盘插槽A到G的连接
PBC电池1 7 ，分别
CDR的功能将被执行
在进入硬盘之前
插槽答：要获得CDR功能
槽G中后， BYPASS [ 1 ] - 必须是
浮动和硬盘插槽A到
摹必须连接到PBC细胞
2,3,4,5,6,7和0。
表1给出了所有可能的
连接。
对于配置，其中CDR
是插槽A之前，一个数据有效
（ FM_NODE [ 0 ] _DV ）引脚指示
是否输入的数据上
FM_NODE [0] ±有效光纤
信道的数据。此外，一个
振幅有效（ FM_NODE [7]的AV ）
销示出的信号的状态
在FM_NODE [7] 。
7
0
FM_NODE(7)_AV
AV
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
1
0
1
0
1
0
1
0
1
0
1
0
1
0
BYPASS7
1
0
0
1
FM_NODE[0]_DV
DV
CDR
MODE_VDD
BYPASS0
FSEL
REFCLK
RFCM
MODE_VDD
BYPASS0
图1. HDMP - 0482的框图。
HDMP - 0482框图
CDR
时钟和数据恢复
（CDR）的块负责
频率和相位锁定到
输入的串行数据流
和重采样输入
基于所恢复的数据
时钟。具有自动锁定
功能允许CDR锁定
到的输入数据流
无需外部培训CON-
trols 。它通过不断地做这个
频率锁定到
106.25 MHz参考时钟
（ REFCLK ），然后相
锁定到输入数据
流。一旦位锁定， CDR
产生一个高速采样
时钟。这个时钟用于
样或重复输入
数据，以产生CDR的输出。
CDR的抖动规范
本数据表中列出的假设
一个输入端，一直是8B / 10B
编码。
DV输出
数据有效（ DV ）模块检测
如果传入的数据上
FM_NODE [0] ±有效光纤
信道的数据。该DV检查
充足的K28.5 +字符（每
光纤通道帧的规则）和
对于运行长度违规（每8B /
上的数据10B编码）
走出CDR的。该
FM_NODE [0] _DV输出是
拉低如果运行长度违例
灰（ RLV ）时，或者，如果有
没有逗号检测（ NCD）的
足够的时间。它被拉高，如果
没有发现任何错误。一个RLV错误
被定义为任何连续
1或0的序列大于
5中的串行数据比特流。
一个NCD错误指示
不存在一个7位图形的
（ 0011111 ）中存在的正
差距逗号（ K28.5 + ）
字符。一个K28.5 +字符
应发生在开头
每个光纤通道帧
2148字节（或21480串行位） ，
内以及多次和
帧之间。如果这7位
图案是不是内发现2
15
位（ 31
s)
间隔的慢性非传染性疾病
产生错误。
2
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
7
BYPASS7
0
FM_NODE(7)_AV
FM_NODE(7)_AV
AV
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
FM_NODE[0]_DV
BYPASS0
HDMP - 0482的图2框图， MODE_VDD高。
CDR
DV
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
7
BYPASS7
0
AV
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
CDR
FM_NODE[0]_DV
DV
HDMP - 0482图3.框图， MODE_VDD低。
4
BYPASS0
表1.引脚连接图，以达到预期的CDR位置。
硬盘
连接PBC细胞
CDR位置（x ）
电池连接至线缆
ABCDEFG
1234567
XA B C D E F G
0
ABCDEFG
01234567
AXB C D E F G
7
ABCDEFG
01234567
一个BXC D E F G
6
ABCDEFG
01234
A B CXD E F G
5
硬盘
连接PBC细胞
CDR位置（x ）
电池连接至线缆
ABCDEFG
5670123
A B C DXE F G
4
ABCDEFG
4567012
A B C D EXF摹
3
ABCDEFG
3456701
A B C D E FXG
2
ABCDEFG
2345670
A B C D E F的Gx
1
x表示相对于硬盘的CDR位置。
FM_NODE[7]+
FM_NODE[6]+
FM_NODE[5]+
TO_NODE[7]+
TO_NODE[6]+
FM_NODE[7]-
FM_NODE[6]-
FM_NODE[5]-
TO_NODE[7]-
TO_NODE[6]-
BYPASS[6]-
BYPASS[7]-
REFCLK
RFCM
FM_NODE[0]_DV
VCC
GND
MODE_VDD
VCCA
GND
CPLL1
CPLL0
FSEL
BYPASS[0]-
FM_NODE[7]_AV
FM_NODE[0]-
FM_NODE[0]+
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
48
1
47
2
46
3
45
4
44
5
43
6
42
7
41
8
40
9
39
10
38
11
37
12
36
13
35
14
34
15
33
16
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
BYPASS[5]-
VCCHS
GND
GND
VCC
VCCHS
TO_NODE[5]+
TO_NODE[5]-
VCCHS
TO_NODE[4]+
TO_NODE[4]-
BYPASS[4]-
FM_NODE[4]+
FM_NODE[4]-
GND
FM_NODE[3]+
FM_NODE[3]-
BYPASS[3]-
TO_NODE[3]+
TO_NODE[3]-
VCCHS
AGILENT
HDMP-0482
NNNN -NNN Rz.zz
S YYWW
图4. HDMP - 0482封装布局和标识，顶视图。
NNNN -NNN =晶圆批次 - 集结号; Rz.zz =裸片修订; S =供应商代码; YYWW =日期代码
（ YY =年WW =工作周） ; COUNTRY =制造国（在背面） 。
表2. I / O类型定义。
I / O类型
I- LVTTL
O型LVTTL
HS_OUT
HS_IN
C
S
德网络nition
LVTTL输入
LVTTL输出
高速输出， LVPECL兼容
高速输入
外部电路节点
电源或地
VCC
GND
TO_NODE[0]-
TO_NODE[0]+
VCCHS
TO_NODE[1]-
TO_NODE[1]+
BYPASS[1]-
FM_NODE[1]-
FM_NODE[1]+
VCC
FM_NODE[2]-
FM_NODE[2]+
BYPASS[2]-
TO_NODE[2]-
TO_NODE[2]+
5
安捷伦的HDMP - 0482
八细胞端口旁路电路
与CDR和数据有效检测
数据表
特点
支持1.0625 GBd的光纤通道
手术
支持1.25 GBd的千兆以太网
（GE）的操作
八细胞PBC / CDR在一个封装
CDR的位置被确定首选
电缆的输入/输出的
振幅有效的检测上
FM_NODE [7]输入
对数据有效的检测
FM_NODE [ 0 ]输入
- 运行长度违规检测
- 逗号检测
- 可配置为单
帧和多帧检测
均衡器所有输入
高速LVPECL I / O
缓冲线逻辑（ BLL ）输出
（无需外部偏置电阻
必需）
1.09 W一般功率在Vcc = 3.3V
64引脚，14个毫米，成本低廉的塑料QFP
包
应用
RAID ， JBOD ， BTS机柜
四个2 ： 1复用器
四个1 ： 2缓冲器
1 = > 千兆位串行缓冲器
N = > 1千兆位串行多路复用器
描述
该HDMP - 0482是一个八进制细胞
端口旁路电路（ PBC ）与
时钟和数据恢复（ CDR ）
和数据有效检测capabil-
性包括在内。该器件微型
mizes部件数量，成本和抖动
积累而重复
输入信号。端口旁路
电路是在硬盘中使用
在光纤阵列的构建
信道仲裁环路
（ FC-AL）的配置。通过使用
端口旁路电路，硬盘
可以拉出或交换
而阵列中的其他磁盘
系统可用的。
一个端口旁路电路（ PBC ）
由多个2:1 multiplex-
ERS菊花还有一个链接
CDR 。每个端口有两种模式
操作： “磁盘回路”和
“磁盘绕过” 。当“盘
在循环“模式被选择时，循环
进入和流出的磁盘驱动器的
在该端口。例如，数据
随着从HDMP - 0482的
TO_NODE [n]的±差动输出
销到磁盘驱动器收发器
集成电路（例如， HDMP - 1636A ）的Rx ±
差分输入引脚。从数据
磁盘驱动器收发器集成电路
TX ±差分输出去
在HDMP - 0482的FM_NODE [N ] ±
差分输入引脚。当
“磁盘旁路”模式被选择时，
磁盘驱动器或者不存在或
非功能性的，并且循环
绕过硬盘。
在“磁盘绕过”模式
通过将BYPASS [N ]启用 -
引脚为低电平。离开BYPASS [N ] -
浮动使“盘
循环“模式。 HDMP - 0482的可能
级联与其他成员
在HDMP - 04XX / HDMP - 05XX
家人通过FM_NODE和
TO_NODE引脚，以适应
任何数量的硬盘。该
未使用的细胞在这个PBC可能
通过使用下拉绕过
在旁路[N ]电阻器 - 销
对于这些细胞。
的HDMP - 0482 ，也可以使用
如8 1： 1缓冲器，其中一个具有
CDR和七个无。为
例如，一个HDMP - 0482可以是
放置在CMOS专用集成电路的前
清洁传出的抖动
信号（CDR路径），并能够更好地
读出的输入信号（非
CDR的路径）。此外，该
HDMP - 0482可以被配置为
4 2： 1多路转换器或四个
1：2的缓冲器。
HDMP-0482
注意：与所有半导体集成电路，建议正常静电注意事项
可采取在此组件的处理和组装，以防止损坏和/或
退化可能会被静电放电（ ESD）引起。
该HDMP - 0482的设计允许
CDR放置在任意位置
相对于所述硬盘
插槽。例如，如果逐
PASS [0] - 销浮动，且硬
磁盘插槽A到G的连接
PBC电池1 7 ，分别
CDR的功能将被执行
在进入硬盘之前
插槽答：要获得CDR功能
槽G中后， BYPASS [ 1 ] - 必须是
浮动和硬盘插槽A到
摹必须连接到PBC细胞
2,3,4,5,6,7和0。
表1给出了所有可能的
连接。
对于配置，其中CDR
是插槽A之前，一个数据有效
（ FM_NODE [ 0 ] _DV ）引脚指示
是否输入的数据上
FM_NODE [0] ±有效光纤
信道的数据。此外，一个
振幅有效（ FM_NODE [7]的AV ）
销示出的信号的状态
在FM_NODE [7] 。
7
0
FM_NODE(7)_AV
AV
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
1
0
1
0
1
0
1
0
1
0
1
0
1
0
BYPASS7
1
0
0
1
FM_NODE[0]_DV
DV
CDR
MODE_VDD
BYPASS0
FSEL
REFCLK
RFCM
MODE_VDD
BYPASS0
图1. HDMP - 0482的框图。
HDMP - 0482框图
CDR
时钟和数据恢复
（CDR）的块负责
频率和相位锁定到
输入的串行数据流
和重采样输入
基于所恢复的数据
时钟。具有自动锁定
功能允许CDR锁定
到的输入数据流
无需外部培训CON-
trols 。它通过不断地做这个
频率锁定到
106.25 MHz参考时钟
（ REFCLK ），然后相
锁定到输入数据
流。一旦位锁定， CDR
产生一个高速采样
时钟。这个时钟用于
样或重复输入
数据，以产生CDR的输出。
CDR的抖动规范
本数据表中列出的假设
一个输入端，一直是8B / 10B
编码。
DV输出
数据有效（ DV ）模块检测
如果传入的数据上
FM_NODE [0] ±有效光纤
信道的数据。该DV检查
充足的K28.5 +字符（每
光纤通道帧的规则）和
对于运行长度违规（每8B /
上的数据10B编码）
走出CDR的。该
FM_NODE [0] _DV输出是
拉低如果运行长度违例
灰（ RLV ）时，或者，如果有
没有逗号检测（ NCD）的
足够的时间。它被拉高，如果
没有发现任何错误。一个RLV错误
被定义为任何连续
1或0的序列大于
5中的串行数据比特流。
一个NCD错误指示
不存在一个7位图形的
（ 0011111 ）中存在的正
差距逗号（ K28.5 + ）
字符。一个K28.5 +字符
应发生在开头
每个光纤通道帧
2148字节（或21480串行位） ，
内以及多次和
帧之间。如果这7位
图案是不是内发现2
15
位（ 31
s)
间隔的慢性非传染性疾病
产生错误。
2
当DV被配置在
单帧模式（ FSEL低） ，
存储任何RLV和慢性非传染性疾病的错误
在这2
15
位间隔的原因
FM_NODE [0] _DV被拉
低的下一个后续的
间隔。 FM_NODE [0] _DV
保持低电平，直到整个后
2
15
位的时间间隔，其中没有RLVs
发生和至少一个逗号是
检测到。当时，
FM_NODE [ 0 ] _DV被拉高。
多帧模式（ FSEL高）
将DV的配置也
可用。当在多帧
模式中， FM_NODE [0] _DV
输出仅拉低时
连续四个2
15
位的时间间隔
糟糕的数据已经和Transmit
特德。一旦低， FM_NODE [0] _DV
不走再高，直到4
连续2
15
位间隔
良好的数据发送。
AV输出
振幅有效（ AV ）块
如果传入的数据上检测
FM_NODE [7] ±是否有效由应试
进不去的差分幅度
该输入。传入的数据
被认为是有效的，并
FM_NODE [7] _AV驱动为高电平，
只要振幅是
大于400毫伏（差
峰 - 峰值） 。 FM_NODE [7] _AV
只要驱动为低电平作为
输入信号的振幅为
小于100毫伏（差
峰 - 峰值） 。当扩增
输入信号的突地是BE-
补100 400毫伏（差
峰 - 峰）， FM_NODE [7] _AV
是不可预测的。该
FM_NODE [7] _AV输出是
锁存在与内
产生2
15
位时钟。像
将DV功能时，AV可以
配置为单个帧或
多帧的操作。
BLL输出
所有TO_NODE [N ]±高速
差分输出被驱动
一个缓冲行逻辑（ BLL ）
电路，具有片源
终止，因此无需外部偏置
电阻器。在BLL
在HDMP - 0482输出的
平等的力量和可以驱动
过量为120英寸的FR -4印刷电路板
追查。未使用的输出不应该
悬空。理想情况下，
未使用的输出应该有自己的
差分引脚短接在一起
用很短的PCB走线。如果传输
任务线被连接到
输出管脚，所述线应
被差分端接
合适的电阻。值
终端电阻应
匹配的PCB走线差分
阻抗。
EQU输入
所有FM_NODE [N ]±高速
差分输入有
均衡（ EQU ）缓冲区
偏移皮肤损失的影响，并
分散在PCB上。外部
端接电阻器是必需的
在所有高速输入。
BYPASS [N ] - 输入
该低电平有效BYPASS [N ] - 输入
控制通过数据流
HDMP - 0482 。所有的旁路引脚
LVTTL和包含内部上拉
达电路。要绕过一个端口，
适当的BYPASS [N ] - 销
应连接到GND
通过一个1kΩ电阻。其它 -
明智的BYPASS [N ] - 输入
应该留给浮动。在这
情况下，内部上拉税务局局长
cuitry将迫使他们高。
REFCLK输入
该LVTTL输入REFCLK
提供一个参考振荡器
对于频率捕获的
CDR 。该REFCLK频率
应在
±100
PPM的
十分之一或二十分之一的
在波特输入数据速率
（ 106.25 MHz的
±100
PPM ，或
53.125兆赫
±100
ppm的FC-AL
在1.0625 GBd的运行）。
RFCM输入
该LVTTL RFCM输入config-
URES的CDR接受
REFCLK在任十分之一或
二十分之一传入的
数据速率在波特。该RFCM
输入具有内部上拉
电路，因此用户应该
通过连接引脚与GND
一个1kΩ电阻的REFCLK在
二十分之一的输入数据
率。对于一个REFCLK在十分之一
输入数据速率，让RFCM
浮高。
MODE_VDD输入
活性高的有效数据检测
模式选择引脚的数据检查
在FM_NODE [ 0 ] +/-输入。
当高， MODE_VDD会取代
BYPASS [0]和强制
传入的数据转换成CDR的供
错误检查。当低，
芯片可用于CDR配置
任何地方的能力。请参阅
图2 & 3为高和低
MODE_VDD配置。
3
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
7
BYPASS7
0
FM_NODE(7)_AV
FM_NODE(7)_AV
AV
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
FM_NODE[0]_DV
BYPASS0
HDMP - 0482的图2框图， MODE_VDD高。
CDR
DV
1
BYPASS1
2
BYPASS2
3
BYPASS3
4
BYPASS4
5
BYPASS5
6
BYPASS6
7
BYPASS7
0
AV
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
CDR
FM_NODE[0]_DV
DV
HDMP - 0482图3.框图， MODE_VDD低。
4
BYPASS0
表1.引脚连接图，以达到预期的CDR位置。
硬盘
连接PBC细胞
CDR位置（x ）
电池连接至线缆
ABCDEFG
1234567
XA B C D E F G
0
ABCDEFG
01234567
AXB C D E F G
7
ABCDEFG
01234567
一个BXC D E F G
6
ABCDEFG
01234
A B CXD E F G
5
硬盘
连接PBC细胞
CDR位置（x ）
电池连接至线缆
ABCDEFG
5670123
A B C DXE F G
4
ABCDEFG
4567012
A B C D EXF摹
3
ABCDEFG
3456701
A B C D E FXG
2
ABCDEFG
2345670
A B C D E F的Gx
1
x表示相对于硬盘的CDR位置。
FM_NODE[7]+
FM_NODE[6]+
FM_NODE[5]+
TO_NODE[7]+
TO_NODE[6]+
FM_NODE[7]-
FM_NODE[6]-
FM_NODE[5]-
TO_NODE[7]-
TO_NODE[6]-
BYPASS[6]-
BYPASS[7]-
REFCLK
RFCM
FM_NODE[0]_DV
VCC
GND
MODE_VDD
VCCA
GND
CPLL1
CPLL0
FSEL
BYPASS[0]-
FM_NODE[7]_AV
FM_NODE[0]-
FM_NODE[0]+
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
48
1
47
2
46
3
45
4
44
5
43
6
42
7
41
8
40
9
39
10
38
11
37
12
36
13
35
14
34
15
33
16
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
BYPASS[5]-
VCCHS
GND
GND
VCC
VCCHS
TO_NODE[5]+
TO_NODE[5]-
VCCHS
TO_NODE[4]+
TO_NODE[4]-
BYPASS[4]-
FM_NODE[4]+
FM_NODE[4]-
GND
FM_NODE[3]+
FM_NODE[3]-
BYPASS[3]-
TO_NODE[3]+
TO_NODE[3]-
VCCHS
AGILENT
HDMP-0482
NNNN -NNN Rz.zz
S YYWW
图4. HDMP - 0482封装布局和标识，顶视图。
NNNN -NNN =晶圆批次 - 集结号; Rz.zz =裸片修订; S =供应商代码; YYWW =日期代码
（ YY =年WW =工作周） ; COUNTRY =制造国（在背面） 。
表2. I / O类型定义。
I / O类型
I- LVTTL
O型LVTTL
HS_OUT
HS_IN
C
S
德网络nition
LVTTL输入
LVTTL输出
高速输出， LVPECL兼容
高速输入
外部电路节点
电源或地
VCC
GND
TO_NODE[0]-
TO_NODE[0]+
VCCHS
TO_NODE[1]-
TO_NODE[1]+
BYPASS[1]-
FM_NODE[1]-
FM_NODE[1]+
VCC
FM_NODE[2]-
FM_NODE[2]+
BYPASS[2]-
TO_NODE[2]-
TO_NODE[2]+
5
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