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安捷伦的HDMP - 0452

四端口旁路电路

与CDR的光纤通道

仲裁环

数据表

描述

该HDMP - 0452是一款四端口

旁路电路（PBC）的同一个时钟

和数据恢复（CDR ）电路

包括在内。该器件最小化

部件数量，成本和抖动积聚

化而重复来电显

良。端口旁路电路中使用

在构建硬盘的磁盘阵列

光纤信道仲裁环路

（ FC-AL）的配置。通过使用

端口旁路电路，硬盘

可以拉出或交换而

可在阵列中的其他磁盘

到系统中。

一个端口旁路电路（ PBC ） CON-

多个2的sists ：1复用器

菊花链方式连接一起的CDR 。

每个端口有操作的两种模式

化： “磁盘回路”和“逐盘

通过“ 。当“磁盘循环”

被选择的模式，在循环进入

出入于该磁盘驱动器的

端口。例如，数据从去

在HDMP - 0452的TO_NODE [N ] ±

差分输出引脚到磁盘

驱动收发器IC的（例如，一个

HDMP - 1536A ）接收差分±

输入引脚。从磁盘驱动器的数据

收发器集成电路的Tx ±差

输出去的HDMP - 0452的

FM_NODE [n]的±差动输入

销。图3和图4示出了CON-

nection图的磁盘驱动器

数组的应用。当“盘

旁通“的模式被选择，则

磁盘驱动器或者不存在或不

功能和循环旁路

在硬盘上。

在“磁盘绕过”模式

通过拉使能

BYPASS [N ] - 引脚为低电平。离开

BYPASS [N ] - 浮动启用

在“磁盘循环”模式。 HDMP-

0452s可以与其他被级联

在HDMP - 04XX的成员/

HDMP - 05XX系列通过

FM_LOOP和TO_LOOP引脚

容纳任何数量的硬

磁盘。参照表2 ，以确定

其中， 5个细胞（0： 4）将

提供FM_LOOP和TO_LOOP

销（电缆连接）。该

未使用的细胞在这个PBC可能

通过使用下拉绕过

在旁路[N ]电阻器 - 销

对于这些细胞。

特点

支持1.0625 GBd的纤维

渠道运作

支持1.25 GBd的千兆位

以太网（GE）的操作

四PBC / CDR在一个封装

CDR的位置被确定

选择电缆的输入/输出

有效幅度检测

FM_NODE [ 0 ]输入

均衡器所有输入

高速LVPECL I / O

缓冲线逻辑（ BLL ）输出

（无需外部偏置电阻

必需）

0.66 W一般功率

= 3.3 V

44针10毫米，低成本的塑料

QFP封装

应用

RAID ， JBOD ， BTS机柜

1 = > 1-4串行缓冲器或

W / O型CDR

HDMP-0452

注意：与所有半导体集成电路，它是表示，正常的静电注意事项应采取的处理和assem-

此组件的布莱地防止可能由静电放电（ESD ）来诱导损伤和/或降解。

的HDMP - 0452 ，也可以使用

如5 1： 1缓冲器，其中一个具有

CDR和四个无。为前

充裕的，一个HDMP - 0452可

放置在CMOS专用集成电路的前

清洁传出的抖动

信号（CDR路径），并能够更好地

读出的输入信号（非

CDR的路径）。此外，该

HDMP - 0452可被配置

为两个2： 1多路转换器或作为其两种

1：2的缓冲器。

该HDMP - 0452的设计允许

对于CDR放置在某些地区的任何

化相对于所述硬盘

插槽。例如，如果逐

PASS [0] - 销浮动，且硬

磁盘插槽A到D的连接

PBC的细胞1至4个（参照

图3），所述的CDR功能将

在进入之前进行

硬盘的插槽答：要获得

槽后D CDR功能（见

图4），旁路[1] - 必须是

浮动和硬盘插槽A到

D必须连接到PBC细胞

2,3,4 ，和0分别。表2

显示所有可能的连接。

对于配置，其中

CDR是插槽A之前，信号

检测（ SD ）引脚显示状态

在输入信号的

电缆。

HDMP - 0452框图

CDR

训练控制。它通过执行此操作

不断频率锁定

到106.25 MHz参考

时钟（ REFCLK ），然后相

锁定到输入数据

流。一旦位锁定， CDR

产生一个高速采样

时钟。这个时钟用于

样或重复输入

数据，以产生CDR的输出。

CDR的抖动规范

本数据表中列出的假设

一个输入端，一直是8B / 10B

编码。

SD输出

未使用的输出不应该

悬空。理想情况下，未使用

输出应该有自己differ-

无穷区间引脚短接在一起用

很短的PCB走线。如果传输

线被连接到输出

销，该行应differen-

tially终止一个合适

priate电阻。的价值

终端电阻应

匹配的PCB走线差分

阻抗。

EQU输入

信号检测（ SD ）模块

如果传入的数据上检测

FM_NODE [0] ±是否有效由应试

进不去的差分幅度

该输入。输入的数据是

认为是有效的，和SD被驱动

高，只要该幅度

大于400毫伏（差

峰 - 峰值）。 SD驱动为低电平

只要该幅度

输入信号小于100mV的

（差分峰 - 峰值）。当

所述输入信号的振幅

介于100-400毫伏（ differen-

TiAl金属的峰 - 峰）， SD是

不可预知的。

BLL输出

所有FM_NODE [N ]±高速

差分输入有Equal-

化（ EQU ）缓冲液中，以抵消

皮损耗和色散的影响

PCB上。外部端接

电阻在所有必需的

高速输入。

BYPASS [N ] - 输入

时钟和数据恢复

（CDR）的块负责

频率和相位锁定到

输入的串行数据流

和重采样输入数据

基于所恢复的时钟。一

自动锁定功能允许

CDR的锁定到输入

没有外部的数据流

所有TO_NODE [N ]±高速

差分输出被驱动

一个缓冲行逻辑（ BLL ）税务局局长

扣器具有片源之三

mination ，因此无需外部偏置

电阻器。在BLL

在HDMP - 0452输出

势均力敌的，可以在开车

过量为120英寸的FR -4印刷电路板

迹。

有源低旁路[n]的 -

输入控制数据流

通过HDMP - 0452 。所有

旁路引脚是LVTTL和反对

覃内部上拉电路。对

绕过一个端口，相应的

BYPASS [N ] - 脚应CON

连接至GND ，通过一个1kΩ

电阻器。否则，该

BYPASS [N ] - 输入要离开

浮动。在这种情况下，内部

拉电路将迫使他们

高。

REFCLK输入

该LVTTL输入REFCLK亲

志愿组织的基准振荡器，用于

频率捕获CDR的。

该REFCLK频率应

内

为100ppm的十分之一

在波特的输入数据速率

（ 106.25 MHz的

100 ppm的

FC-AL在1.0625 GBd的运行）。

FM_NODE[1]

FM_NODE[2]

FM_NODE[3]

FM_NODE[4]

TO_NODE[0]

BYPASS[2]–

BYPASS[3]–

BYPASS[4]–

FM_NODE[0]

TO_NODE[1]

TO_NODE[2]

TO_NODE[3]

TO_NODE[4]

BYPASS[1]–

BYPASS[0]–

EQU

BLL

TTL

BLL

EQU

TTL

BLL

EQU

TTL

BLL

EQU

TTL

BLL

EQU

TTL

CDR

CPLL

TTL

REFCLK

图HDMP - 0452的1框图。

表1.真值表的CDR的表项配置。

TO_LOOP

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_NODE[3]

FM_NODE[4]

TO_NODE[4]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_NODE[3]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_NODE[3]

TO_NODE[3]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

FM_LOOP

FM_NODE[1]

FM_NODE[2]

TO_NODE[2]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

FM_LOOP

FM_NODE[1]

TO_NODE[1]

FM_LOOP

BYPASS[4]–

BYPASS[3]–

BYPASS[2]–

BYPASS[1]–

注意：

FM_LOOP = FM_NODE [0]， TO_LOOP = TO_NODE [0]，旁路[0] = - 1 。

表2.引脚连接图，以达到预期的CDR的位置（参见图3，图4 ）。

硬盘

连接PBC细胞

CDR位置（x ）

电池连接到电缆

卑诗省

1 2 3 4

XA B C D

卑诗省

0 1 2 3

AXB C D

卑诗省

4 0 1 2

一个BXC

卑诗省

3 4 0 1

A B CXD

卑诗省

2 3 4 0

A B C霉素

注意：

x表示相对于硬盘的CDR位置。

FM_NODE[2]+

FM_NODE[3]+

FM_NODE[2]–

44 43 42 41 40 39 38 37 36 35 34

GND

FM_NODE [1] -

FM_NODE [1] +

HS[1]

TO_NODE [1] -

TO_NODE [1] +

GND

FM_NODE [0] -

FM_NODE [0 ] +。

GND

12 13 14 15 16 17 18 19 20 21 22

GND

TO_NODE[4]+

TO_NODE[4]–

HS[4]

FM_NODE[4]+

FM_NODE[4]–

HS[0]

TO_NODE[0]–

TO_NODE[0]+

GND

FM_NODE[3]–

TO_NODE[2]+

TO_NODE[3]+

TO_NODE[2]–

TO_NODE[3]–

HS[2]

HS[3]

AGILENT

HDMP-0452

NNNN -NNN Rz.zz

S YYWW

BYPASS[0]–

BYPASS[1]–

BYPASS[2]–

BYPASS[3]–

BYPASS[4]–

REFCLK

CPLL1

GND

nnnn-nnn

=晶圆地段 - 集结号

Rz.zz

=裸片修订

=供应商代码

YYWW

=日期代码（ YY = YEAR ，

=工作周）

国家

=制造国家

（ON背面）

图2. HDMP - 0452封装布局和标志，顶视图。

I / O类型定义

I / O类型

I- LVTTL

O型LVTTL

HS_OUT

HS_IN

德网络nition

LVTTL输入

LVTTL输出

高速输出， LVPECL兼容

高速输入

外部电路节点

电源或地

CPLL0

表3.引脚定义为HDMP - 0452 。

引脚名称

TO_NODE[0]+

TO_NODE[0]–

TO_NODE[1]+

TO_NODE[1]–

TO_NODE[2]+

TO_NODE[2]–

TO_NODE[3]+

TO_NODE[3]–

TO_NODE[4]+

TO_NODE[4]–

FM_NODE[0]+

FM_NODE[0]–

FM_NODE[1]+

FM_NODE[1]–

FM_NODE[2]+

FM_NODE[2]–

FM_NODE[3]+

FM_NODE[3]–

FM_NODE[4]+

FM_NODE[4]–

BYPASS[0]–

BYPASS[1]–

BYPASS[2]–

BYPASS[3]–

BYPASS[4]–

REFCLK

CPLL1

CPLL0

针

类型引脚说明

HS_OUT

串行数据输出：

高速输出到硬盘驱动器或电缆输入。

HS_IN

串行数据输入：

高速输入从一个硬盘驱动器或从一个电缆输出。

I- LVTTL

旁路输入：

对于“盘绕过”模式，连接BYPASS [N ] - 与GND之间

1kΩ电阻。对于“磁盘循环”模式，浮高。

I- LVTTL

参考时钟：

使用频率采集的用户提供参考时钟

时钟和数据恢复（ CDR ）电路。

环路滤波电容：

环路滤波电容的内部时钟和数据恢复

（CDR）电路，必须在整个CPLL1和CPLL0引脚相连。推荐

值是0.1

信号检测：

表示接受的信号振幅上的FM_NODE [0] ±输入。

如果（ FM_NODE [0] + - FM_NODE [0] - ） > = 400毫伏峰对峰的，标准差= 1

如果400毫伏> （ FM_NODE [ 0 ] + - FM_NODE [ 0 ] - ） > 100毫伏， SD =不可预知

如果为100mV > = （ FM_NODE [0] + - FM_NODE [0] - ），标准差= 0

地面：

通常为0伏。图11给出了推荐的电源滤波。

O型LVTTL

GND

VCCA

模拟电源：

一般情况下3.3伏。用于提供一个干净的供给线

时钟和数据恢复（ CDR ）电路。图11给出了推荐的电源

供应网络滤波。

高速供应：

一般情况下3.3伏。只为高速输出用于

（ TO_NODE [ n]）的。图11给出了推荐的电源滤波。

VCCHS[0]

VCCHS[1]

VCCHS[2]

VCCHS[3]

VCCHS[4]

VCC

逻辑电源：

一般情况下3.3伏。用于内部逻辑。

图11给出了推荐的电源滤波。