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位置：首页 > IC型号导航 > 首字符H型号页 > 首字符H的型号第485页 > HDMP-0421
端口旁路电路的光纤
信道仲裁环路
标准及其扩展
技术参数
特点
支持ANSI X3T11
1.0625 Gbps的FC- AL环路
CON组fi guration
支持802.3z支持1.25 Gbps的
千兆以太网（ GE ）价格
单PBC ， CDR ，双
信号检测（SD ）中的一个
单人套餐
双向，对称
Bypass功能
CDR在旁路通道和
循环路径
CDR位置决定
通过接线配置
在PCB引脚（专利
待定）
信封上检测线
输入（ SD）的两个
方向
均衡器所有输入
高速PECL的I / O
参考V
CC
缓冲线逻辑（ BLL ）
输出没有外部
偏置电阻
0.4 W典型功率在
V
CC
= 3.3 V
可承受5V电压的LVTTL I / O
24引脚SSOP封装
HDMP - 0421单
中国人民银行& CDR
描述
该HDMP - 0421是一个单端口
旁路电路（ PBC） ，带有时钟
和数据恢复（CDR ） ，和
双信号检测（ SD ）的能力。
此配置将控制
而反复抖动累积
输入信号。端口旁路
电路被用来提供环路
是不断在硬
在光纤构建磁盘阵列
信道仲裁环路（FC - AL）的
配置。硬盘可能
拉出或交换而其他
可用于阵列中的磁盘
该系统。该设备还可以
在多启动器环路中使用
精读网络gurations 。
一个端口旁路电路是一个2 ： 1
多路转换器阵列具有两种模式
操作：磁盘和LOOP
DISK绕过。在磁盘
循环模式，循环进入
进出磁盘驱动器的。数据走
从HDMP - 0421的
TO_NODE [n]的±差动输出
销到磁盘驱动器收发器
集成电路（例如，一个HDMP - 1536A ）
RX ±差分输入引脚。数据
从磁盘驱动器收发器
IC的Tx ±差分输出引脚去
到HDMP - 0421的
FM_NODE [n]的±差动输入
销。图4和图5示出了
磁盘驱动器连接图
数组的应用。磁盘
旁路模式下，磁盘驱动器
或者缺失或无功能的
并且循环绕过硬
磁盘。磁盘循环模式
具有高的启动
BYPASS [N ] - 引脚和磁盘
旁路模式被激活了
低在同一个引脚。
多HDMP - 0421s可能
级联或连接到其它
在HDMP - 04xx成员
家人通过FM_LOOP和
TO_LOOP销创造循环的
磁盘驱动器阵列。见表2
以确定其中两个单元的
（0： 1）将提供FM_LOOP ，
TO_LOOP引脚（单元连接到
电缆）。对所有TO_NODE输出
在HDMP - 0421顷平等
强度。组合
HDMP - 04xx可被用来
容纳任何数量的硬
磁盘。
的HDMP - 0421 ，也可以使用
作为对1 = >1缓冲区，其中一个
与CDR和另一个没有。
例如， HDMP - 0421可以是
放置在CMOS专用集成电路的前端到
清洁传出的抖动
信号（CDR路径），并能够更好地
读出的输入信号（ CDR-
少的路径） 。
应用
RAID ， JBOD柜
1 = >1千兆位串行缓冲器
对（同和W / O型CDR ）
多启动循环
2
的HDMP - 0421的设计
允许进行CDR的放置
在两个位置具有一个
对于一个硬盘插槽。为
例如，如果BYPASS [ 0 ] - 销
为高和硬盘插槽A是
连接到PBC电池1中，CDR
功能之前执行
在插槽A进入硬盘
（图4） 。实现的CDR
插槽A后功能，
BYPASS [1] - 脚必须为高电平
和硬盘插槽中的必须
连接到PBC细胞0
（图5） 。表2示出了两
可能的连接。在这两种
情况下，信号检测（ SD ）引脚
示出的信号的状态
传入的连接线。该
设置方法推荐
旁路[I ] - 销高是
用高驱赶他们
阻抗信号。内部上拉
电阻会迫使
旁路[Ⅰ] - 销到V
CC
.
FM_NODE[1]
FM_NODE[0]
TO_NODE[1]
LOSDET
TO_NODE[0]
BYPASS[1]–
1
0
SD[1]
1
0
BYPASS[0]–
CDR
CEXT
IOSDET
REFCLK
SD[0]
图1. HDMP - 0421的框图。
（1） FM_NODE [0]
（2） FM_NODE [4]
（1） TO_NODE [0]
（2） TO_NODE [0]
t
delav1.2
图2.时序波形。
3
表1a 。真值表的CDR的配置入口
FM_LOOP = FM_NODE [0]， TO_LOOP = TO_NODE [0]，旁路[0] = - 1
TO_LOOP
FM_LOOP
FM_NODE[1]
TO_NODE[1]
FM_LOOP
FM_LOOP
BYPASS[1]–
0
1
表1b 。真值表的CDR在出口结构
FM_LOOP = FM_NODE [1]， TO_LOOP = TO_NODE [1]，旁路[1] - = 1
TO_LOOP
FM_LOOP
FM_NODE[0]
TO_NODE[0]
FM_LOOP
FM_LOOP
BYPASS[0]–
0
1
表2.引脚连接图，以达到预期的
CDR的位置（见图4和5）
X表示CDR的位置相对于硬盘
硬盘
连接PBC细胞
CDR位置（x ）
电池连接到电缆
A
1
xA
0
A
0
Ax
1
FM_NODE[1]–
FM_NODE[1]+
V
CC
HS
TO_NODE[1]–
TO_NODE[1]+
GND
GND
BYPASS[1]–
SD[1]
V
CC
GND
CPLL1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
FM_NODE[0]–
FM_NODE[0]+
V
CC
HS
TO_NODE[0]–
TO_NODE[0]+
GND
GND
BYPASS[0]–
SD[0]
V
CC
A
REFCLK
CPLL0
HDMP-0421
X.YY
nnnn-nnn
S YYWW
国家
20
19
18
17
16
15
14
13
nnnn.nnn =晶圆地段 - 版本号（1-3位）
Rx.yy =裸片修订
S =供应商代码
YYWW =日期代码（ YY =年， WW =工作周）
COUNTRY =制造国家
图3 ： HDMP - 0421封装布局和标识，顶视图。
4
表3.引脚
引脚名称
TO_NODE[0]+
TO_NODE[0]–
FM_NODE[1]+
FM_NODE[1]–
TO_NODE[1]+
TO_NODE[1]–
FM_NODE[0]+
FM_NODE[0]–
BYPASS[1]–
BYPASS[0]–
REFCLK
CPLL1
CPLL0
SD[1]
SD[0]
针
20
21
02
01
05
04
23
24
08
17
14
12
13
09
16
PIN TYPE
引脚说明
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
从收发器IC I- PECL输入到单元1 。
从收发器IC I- PECL输入到单元1 。
O型PECL输出到收发器IC ，从细胞1 。
O型PECL输出到收发器IC ，从细胞1 。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
I- LVTTL旁路引脚单元格1.在CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL旁路引脚细胞0。 CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL参考时钟输入的时钟和数据恢复（ CDR ）电路。
C
PLL帽针。连接到引脚13与0.1微法拉电容。
C
PLL帽针。连接到引脚12与0.1微法拉电容。
O型LVTTL信号通过包络检测检测方法。在CDR在入境和出境处
的情况下，分别检测到输入的有线电视信号。高电平时，
信号被检测到。
如果（ FM_NODE [0] + -FM_NODE [0] - ） > = 400毫伏峰对峰的，标准差= 1
如果为400mV > = （ FM_NODE [0] + -FM_NODE [0] - ） > = 100毫伏，
SD =不可预知
如果为100mV > = （ FM_NODE [0] + -FM_NODE [0] - ） ，标准差= 0
S
6 ， 7 ， 11 ， 18 ， 19接地引脚。
S
模拟电源引脚。
S
小区1高速输出引脚供电。
S
细胞0高速输出引脚供电。
S
逻辑电源引脚。
GND
V
CC
A
V
CC
HS
V
CC
15
03
22
10
5
硬盘
SERDES
FM_NODE [0] = FM_LOOP
TO_NODE [0] = TO_LOOP
FM_NODE[1]
1
1
0
0
0
CDR
图4 ：连接图。案例CDR之前进入硬盘。
HARD DISK B
FM_NODE [1] = FM_LOOP
TO_NODE [1] = TO_LOOP
SERDES
旁路[1] - = 1
FM_NODE[0]
TO_NODE[0]
1
1
0
0
0
CDR
图5 ：连接图。案例CDR的退出硬盘后。
BYPASS[0]–
旁路[0] = - 1
TO_NODE[1]
BYPASS[1]–
1
1
端口旁路电路的光纤
信道仲裁环路
标准及其扩展
技术参数
特点
支持ANSI X3T11
1.0625 Gbps的FC- AL环路
CON组fi guration
支持802.3z支持1.25 Gbps的
千兆以太网（ GE ）价格
单PBC ， CDR ，双
信号检测（SD ）中的一个
单人套餐
双向，对称
Bypass功能
CDR在旁路通道和
循环路径
CDR位置决定
通过接线配置
在PCB引脚（专利
待定）
信封上检测线
输入（ SD）的两个
方向
均衡器所有输入
高速PECL的I / O
参考V
CC
缓冲线逻辑（ BLL ）
输出没有外部
偏置电阻
0.4 W典型功率在
V
CC
= 3.3 V
可承受5V电压的LVTTL I / O
24引脚SSOP封装
HDMP - 0421单
中国人民银行& CDR
描述
该HDMP - 0421是一个单端口
旁路电路（ PBC） ，带有时钟
和数据恢复（CDR ） ，和
双信号检测（ SD ）的能力。
此配置将控制
而反复抖动累积
输入信号。端口旁路
电路被用来提供环路
是不断在硬
在光纤构建磁盘阵列
信道仲裁环路（FC - AL）的
配置。硬盘可能
拉出或交换而其他
可用于阵列中的磁盘
该系统。该设备还可以
在多启动器环路中使用
精读网络gurations 。
一个端口旁路电路是一个2 ： 1
多路转换器阵列具有两种模式
操作：磁盘和LOOP
DISK绕过。在磁盘
循环模式，循环进入
进出磁盘驱动器的。数据走
从HDMP - 0421的
TO_NODE [n]的±差动输出
销到磁盘驱动器收发器
集成电路（例如，一个HDMP - 1536A ）
RX ±差分输入引脚。数据
从磁盘驱动器收发器
IC的Tx ±差分输出引脚去
到HDMP - 0421的
FM_NODE [n]的±差动输入
销。图4和图5示出了
磁盘驱动器连接图
数组的应用。磁盘
旁路模式下，磁盘驱动器
或者缺失或无功能的
并且循环绕过硬
磁盘。磁盘循环模式
具有高的启动
BYPASS [N ] - 引脚和磁盘
旁路模式被激活了
低在同一个引脚。
多HDMP - 0421s可能
级联或连接到其它
在HDMP - 04xx成员
家人通过FM_LOOP和
TO_LOOP销创造循环的
磁盘驱动器阵列。见表2
以确定其中两个单元的
（0： 1）将提供FM_LOOP ，
TO_LOOP引脚（单元连接到
电缆）。对所有TO_NODE输出
在HDMP - 0421顷平等
强度。组合
HDMP - 04xx可被用来
容纳任何数量的硬
磁盘。
的HDMP - 0421 ，也可以使用
作为对1 = >1缓冲区，其中一个
与CDR和另一个没有。
例如， HDMP - 0421可以是
放置在CMOS专用集成电路的前端到
清洁传出的抖动
信号（CDR路径），并能够更好地
读出的输入信号（ CDR-
少的路径） 。
应用
RAID ， JBOD柜
1 = >1千兆位串行缓冲器
对（同和W / O型CDR ）
多启动循环
2
的HDMP - 0421的设计
允许进行CDR的放置
在两个位置具有一个
对于一个硬盘插槽。为
例如，如果BYPASS [ 0 ] - 销
为高和硬盘插槽A是
连接到PBC电池1中，CDR
功能之前执行
在插槽A进入硬盘
（图4） 。实现的CDR
插槽A后功能，
BYPASS [1] - 脚必须为高电平
和硬盘插槽中的必须
连接到PBC细胞0
（图5） 。表2示出了两
可能的连接。在这两种
情况下，信号检测（ SD ）引脚
示出的信号的状态
传入的连接线。该
设置方法推荐
旁路[I ] - 销高是
用高驱赶他们
阻抗信号。内部上拉
电阻会迫使
旁路[Ⅰ] - 销到V
CC
.
FM_NODE[1]
FM_NODE[0]
TO_NODE[1]
LOSDET
TO_NODE[0]
BYPASS[1]–
1
0
SD[1]
1
0
BYPASS[0]–
CDR
CEXT
IOSDET
REFCLK
SD[0]
图1. HDMP - 0421的框图。
（1） FM_NODE [0]
（2） FM_NODE [4]
（1） TO_NODE [0]
（2） TO_NODE [0]
t
delav1.2
图2.时序波形。
3
表1a 。真值表的CDR的配置入口
FM_LOOP = FM_NODE [0]， TO_LOOP = TO_NODE [0]，旁路[0] = - 1
TO_LOOP
FM_LOOP
FM_NODE[1]
TO_NODE[1]
FM_LOOP
FM_LOOP
BYPASS[1]–
0
1
表1b 。真值表的CDR在出口结构
FM_LOOP = FM_NODE [1]， TO_LOOP = TO_NODE [1]，旁路[1] - = 1
TO_LOOP
FM_LOOP
FM_NODE[0]
TO_NODE[0]
FM_LOOP
FM_LOOP
BYPASS[0]–
0
1
表2.引脚连接图，以达到预期的
CDR的位置（见图4和5）
X表示CDR的位置相对于硬盘
硬盘
连接PBC细胞
CDR位置（x ）
电池连接到电缆
A
1
xA
0
A
0
Ax
1
FM_NODE[1]–
FM_NODE[1]+
V
CC
HS
TO_NODE[1]–
TO_NODE[1]+
GND
GND
BYPASS[1]–
SD[1]
V
CC
GND
CPLL1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
FM_NODE[0]–
FM_NODE[0]+
V
CC
HS
TO_NODE[0]–
TO_NODE[0]+
GND
GND
BYPASS[0]–
SD[0]
V
CC
A
REFCLK
CPLL0
HDMP-0421
X.YY
nnnn-nnn
S YYWW
国家
20
19
18
17
16
15
14
13
nnnn.nnn =晶圆地段 - 版本号（1-3位）
Rx.yy =裸片修订
S =供应商代码
YYWW =日期代码（ YY =年， WW =工作周）
COUNTRY =制造国家
图3 ： HDMP - 0421封装布局和标识，顶视图。
4
表3.引脚
引脚名称
TO_NODE[0]+
TO_NODE[0]–
FM_NODE[1]+
FM_NODE[1]–
TO_NODE[1]+
TO_NODE[1]–
FM_NODE[0]+
FM_NODE[0]–
BYPASS[1]–
BYPASS[0]–
REFCLK
CPLL1
CPLL0
SD[1]
SD[0]
针
20
21
02
01
05
04
23
24
08
17
14
12
13
09
16
PIN TYPE
引脚说明
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
从收发器IC I- PECL输入到单元1 。
从收发器IC I- PECL输入到单元1 。
O型PECL输出到收发器IC ，从细胞1 。
O型PECL输出到收发器IC ，从细胞1 。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
I- LVTTL旁路引脚单元格1.在CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL旁路引脚细胞0。 CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL参考时钟输入的时钟和数据恢复（ CDR ）电路。
C
PLL帽针。连接到引脚13与0.1微法拉电容。
C
PLL帽针。连接到引脚12与0.1微法拉电容。
O型LVTTL信号通过包络检测检测方法。在CDR在入境和出境处
的情况下，分别检测到输入的有线电视信号。高电平时，
信号被检测到。
如果（ FM_NODE [0] + -FM_NODE [0] - ） > = 400毫伏峰对峰的，标准差= 1
如果为400mV > = （ FM_NODE [0] + -FM_NODE [0] - ） > = 100毫伏，
SD =不可预知
如果为100mV > = （ FM_NODE [0] + -FM_NODE [0] - ） ，标准差= 0
S
6 ， 7 ， 11 ， 18 ， 19接地引脚。
S
模拟电源引脚。
S
小区1高速输出引脚供电。
S
细胞0高速输出引脚供电。
S
逻辑电源引脚。
GND
V
CC
A
V
CC
HS
V
CC
15
03
22
10
5
硬盘
SERDES
FM_NODE [0] = FM_LOOP
TO_NODE [0] = TO_LOOP
FM_NODE[1]
1
1
0
0
0
CDR
图4 ：连接图。案例CDR之前进入硬盘。
HARD DISK B
FM_NODE [1] = FM_LOOP
TO_NODE [1] = TO_LOOP
SERDES
旁路[1] - = 1
FM_NODE[0]
TO_NODE[0]
1
1
0
0
0
CDR
图5 ：连接图。案例CDR的退出硬盘后。
BYPASS[0]–
旁路[0] = - 1
TO_NODE[1]
BYPASS[1]–
1
1
端口旁路电路的光纤
信道仲裁环路
标准及其扩展
技术参数
特点
支持ANSI X3T11
1.0625 Gbps的FC- AL环路
CON组fi guration
支持802.3z支持1.25 Gbps的
千兆以太网（ GE ）价格
单PBC ， CDR ，双
信号检测（SD ）中的一个
单人套餐
双向，对称
Bypass功能
CDR在旁路通道和
循环路径
CDR位置决定
通过接线配置
在PCB引脚（专利
待定）
信封上检测线
输入（ SD）的两个
方向
均衡器所有输入
高速PECL的I / O
参考V
CC
缓冲线逻辑（ BLL ）
输出没有外部
偏置电阻
0.4 W典型功率在
V
CC
= 3.3 V
可承受5V电压的LVTTL I / O
24引脚SSOP封装
HDMP - 0421单
中国人民银行& CDR
描述
该HDMP - 0421是一个单端口
旁路电路（ PBC） ，带有时钟
和数据恢复（CDR ） ，和
双信号检测（ SD ）的能力。
此配置将控制
而反复抖动累积
输入信号。端口旁路
电路被用来提供环路
是不断在硬
在光纤构建磁盘阵列
信道仲裁环路（FC - AL）的
配置。硬盘可能
拉出或交换而其他
可用于阵列中的磁盘
该系统。该设备还可以
在多启动器环路中使用
精读网络gurations 。
一个端口旁路电路是一个2 ： 1
多路转换器阵列具有两种模式
操作：磁盘和LOOP
DISK绕过。在磁盘
循环模式，循环进入
进出磁盘驱动器的。数据走
从HDMP - 0421的
TO_NODE [n]的±差动输出
销到磁盘驱动器收发器
集成电路（例如，一个HDMP - 1536A ）
RX ±差分输入引脚。数据
从磁盘驱动器收发器
IC的Tx ±差分输出引脚去
到HDMP - 0421的
FM_NODE [n]的±差动输入
销。图4和图5示出了
磁盘驱动器连接图
数组的应用。磁盘
旁路模式下，磁盘驱动器
或者缺失或无功能的
并且循环绕过硬
磁盘。磁盘循环模式
具有高的启动
BYPASS [N ] - 引脚和磁盘
旁路模式被激活了
低在同一个引脚。
多HDMP - 0421s可能
级联或连接到其它
在HDMP - 04xx成员
家人通过FM_LOOP和
TO_LOOP销创造循环的
磁盘驱动器阵列。见表2
以确定其中两个单元的
（0： 1）将提供FM_LOOP ，
TO_LOOP引脚（单元连接到
电缆）。对所有TO_NODE输出
在HDMP - 0421顷平等
强度。组合
HDMP - 04xx可被用来
容纳任何数量的硬
磁盘。
的HDMP - 0421 ，也可以使用
作为对1 = >1缓冲区，其中一个
与CDR和另一个没有。
例如， HDMP - 0421可以是
放置在CMOS专用集成电路的前端到
清洁传出的抖动
信号（CDR路径），并能够更好地
读出的输入信号（ CDR-
少的路径） 。
应用
RAID ， JBOD柜
1 = >1千兆位串行缓冲器
对（同和W / O型CDR ）
多启动循环
2
的HDMP - 0421的设计
允许进行CDR的放置
在两个位置具有一个
对于一个硬盘插槽。为
例如，如果BYPASS [ 0 ] - 销
为高和硬盘插槽A是
连接到PBC电池1中，CDR
功能之前执行
在插槽A进入硬盘
（图4） 。实现的CDR
插槽A后功能，
BYPASS [1] - 脚必须为高电平
和硬盘插槽中的必须
连接到PBC细胞0
（图5） 。表2示出了两
可能的连接。在这两种
情况下，信号检测（ SD ）引脚
示出的信号的状态
传入的连接线。该
设置方法推荐
旁路[I ] - 销高是
用高驱赶他们
阻抗信号。内部上拉
电阻会迫使
旁路[Ⅰ] - 销到V
CC
.
FM_NODE[1]
FM_NODE[0]
TO_NODE[1]
LOSDET
TO_NODE[0]
BYPASS[1]–
1
0
SD[1]
1
0
BYPASS[0]–
CDR
CEXT
IOSDET
REFCLK
SD[0]
图1. HDMP - 0421的框图。
（1） FM_NODE [0]
（2） FM_NODE [4]
（1） TO_NODE [0]
（2） TO_NODE [0]
t
delav1.2
图2.时序波形。
3
表1a 。真值表的CDR的配置入口
FM_LOOP = FM_NODE [0]， TO_LOOP = TO_NODE [0]，旁路[0] = - 1
TO_LOOP
FM_LOOP
FM_NODE[1]
TO_NODE[1]
FM_LOOP
FM_LOOP
BYPASS[1]–
0
1
表1b 。真值表的CDR在出口结构
FM_LOOP = FM_NODE [1]， TO_LOOP = TO_NODE [1]，旁路[1] - = 1
TO_LOOP
FM_LOOP
FM_NODE[0]
TO_NODE[0]
FM_LOOP
FM_LOOP
BYPASS[0]–
0
1
表2.引脚连接图，以达到预期的
CDR的位置（见图4和5）
X表示CDR的位置相对于硬盘
硬盘
连接PBC细胞
CDR位置（x ）
电池连接到电缆
A
1
xA
0
A
0
Ax
1
FM_NODE[1]–
FM_NODE[1]+
V
CC
HS
TO_NODE[1]–
TO_NODE[1]+
GND
GND
BYPASS[1]–
SD[1]
V
CC
GND
CPLL1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
FM_NODE[0]–
FM_NODE[0]+
V
CC
HS
TO_NODE[0]–
TO_NODE[0]+
GND
GND
BYPASS[0]–
SD[0]
V
CC
A
REFCLK
CPLL0
HDMP-0421
X.YY
nnnn-nnn
S YYWW
国家
20
19
18
17
16
15
14
13
nnnn.nnn =晶圆地段 - 版本号（1-3位）
Rx.yy =裸片修订
S =供应商代码
YYWW =日期代码（ YY =年， WW =工作周）
COUNTRY =制造国家
图3 ： HDMP - 0421封装布局和标识，顶视图。
4
表3.引脚
引脚名称
TO_NODE[0]+
TO_NODE[0]–
FM_NODE[1]+
FM_NODE[1]–
TO_NODE[1]+
TO_NODE[1]–
FM_NODE[0]+
FM_NODE[0]–
BYPASS[1]–
BYPASS[0]–
REFCLK
CPLL1
CPLL0
SD[1]
SD[0]
针
20
21
02
01
05
04
23
24
08
17
14
12
13
09
16
PIN TYPE
引脚说明
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
O型PECL在CDR在入境的配置，该引脚为串行输出
（ TO_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
从收发器IC I- PECL输入到单元1 。
从收发器IC I- PECL输入到单元1 。
O型PECL输出到收发器IC ，从细胞1 。
O型PECL输出到收发器IC ，从细胞1 。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP +）。在其他配置中，该引脚被连接到硬盘上。
I- PECL在CDR在入境的配置，该引脚为串行输入
（ FM_LOOP- ） 。在其他配置中，该引脚被连接到硬盘上。
I- LVTTL旁路引脚单元格1.在CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL旁路引脚细胞0。 CDR在出口结构中，浮到其他高
地面通过一个1 kΩ电阻连接。
I- LVTTL参考时钟输入的时钟和数据恢复（ CDR ）电路。
C
PLL帽针。连接到引脚13与0.1微法拉电容。
C
PLL帽针。连接到引脚12与0.1微法拉电容。
O型LVTTL信号通过包络检测检测方法。在CDR在入境和出境处
的情况下，分别检测到输入的有线电视信号。高电平时，
信号被检测到。
如果（ FM_NODE [0] + -FM_NODE [0] - ） > = 400毫伏峰对峰的，标准差= 1
如果为400mV > = （ FM_NODE [0] + -FM_NODE [0] - ） > = 100毫伏，
SD =不可预知
如果为100mV > = （ FM_NODE [0] + -FM_NODE [0] - ） ，标准差= 0
S
6 ， 7 ， 11 ， 18 ， 19接地引脚。
S
模拟电源引脚。
S
小区1高速输出引脚供电。
S
细胞0高速输出引脚供电。
S
逻辑电源引脚。
GND
V
CC
A
V
CC
HS
V
CC
15
03
22
10
5
硬盘
SERDES
FM_NODE [0] = FM_LOOP
TO_NODE [0] = TO_LOOP
FM_NODE[1]
1
1
0
0
0
CDR
图4 ：连接图。案例CDR之前进入硬盘。
HARD DISK B
FM_NODE [1] = FM_LOOP
TO_NODE [1] = TO_LOOP
SERDES
旁路[1] - = 1
FM_NODE[0]
TO_NODE[0]
1
1
0
0
0
CDR
图5 ：连接图。案例CDR的退出硬盘后。
BYPASS[0]–
旁路[0] = - 1
TO_NODE[1]
BYPASS[1]–
1
1
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