HD74CDCV851
2.5 V PLL时钟缓冲器，用于DDR应用
ADE - 205-653F （ Z）
Rev.6
2002年12月
描述
该HD74CDCV851是一款高性能，低偏移，低抖动PLL时钟缓冲器。它是专门
专为DDR （双倍数据速率）系统板应用程序使用。
特点
专为DDR PC主板时钟缓冲
支持60 MHz至170 MHz工作频率范围
分配一到十差分时钟输出对
扩频时钟兼容
外部反馈引脚（ FBIN ）用于同步输出到时钟输入
支持2.5 V模拟电源（ AVDD ）和2.5 V的VDD
48PIN SSOP封装
支持输出使能由我
2
C
TM
程序设计
订购信息
套餐类型
SSOP -48引脚
封装代码
包
缩写
SS
TAPING
缩写（数量）
EL （ 1000个/卷）
部件名称
HD74CDCV851SSEL
注：请咨询售楼处为上述方案的可用性。
注：我
2
C是飞利浦公司的商标。
HD74CDCV851
关键的特定连接的阳离子
电源电压： VDD = AVDD = 2.5 V± 0.2 V
输出时钟周期周期抖动= ± 75 ps的
输出时钟引脚对引脚歪斜= 100ps的最大
功能表
输入
AVDD
GND
GND
2.5 V （典型值）。
2.5 V （典型值）。
CLK
L
H
L
H
输出
*1
Yn
L
H
L
H
Yn
H
L
H
L
FBOUT
L
H
L
H
PLL
旁路/关
旁路/关
运行
运行
H：高层
L：低电平
2
注：1.差分时钟对（ Y [ 0 ： 9]
Y[0:9])
可以经由IC寄存器设置为高阻抗状态。
Rev.6号文件， 2002年12月， 16第2页
HD74CDCV851
管脚配置
GND 1
Y0
2
Y0 3
VDD 4
Y1 5
Y1
6
7 GND
GND 8
Y2
9
Y2 10
VDD 11
SCLK 12
CLKIN 13
NC 14
VDDI 15
AVDD 16
AGND 17
GND 18
Y3
19
Y3 20
VDD 21
Y4 22
Y4
23
GND 24
48 GND
47
Y5
46 Y5
45 VDD
44 Y6
43
Y6
42 GND
41 GND
40
Y7
39 Y7
38 VDD
37 SDATA
36 NC
35 FBIN
34 VDD
33 FBOUT
32 NC
31 GND
30
Y8
29 Y8
28 VDD
27 Y9
26
Y9
25 GND
（ TOP VIEW ）
Rev.6号文件， 2002年12月， 16第3页
HD74CDCV851
引脚功能
引脚名称
AGND
AVDD
号
17
16
TYPE
地
动力
描述
模拟地。 AGND提供了接地参考
模拟电路。
模拟电源。 AVDD提供功率参考
模拟电路。此外， AVDD可以用来绕过
锁相环用于测试目的。当AVDD是绑在地上，
PLL被旁路和CLK直接缓冲到设备
输出。
时钟输入。 CLKIN提供时钟信号，以通过分发
在HD74CDCV851时钟缓冲器。 CLK被用来提供
参考信号的集成PLL，它产生时钟
输出信号。 CLK必须有一个固定的频率和固定的
相对于PLL以获得相位锁定。一旦电路
接通电源且有效的CLK信号被施加，一个稳定时间
到相位锁定反馈信号来是必需的锁相环其
参考信号。
反馈输入。 FBIN提供反馈信号给
内部PLL 。 FBIN必须被硬连线到FBOUT完成
该PLL 。集成的PLL同步CLKIN和FBIN等等
有名义上CLKIN之间的零相位误差
FBIN 。
反馈输出。 FBOUT专用于外部反馈。它
开关以相同的频率为时钟。当外部接线
到FBIN ， FBOUT完成PLL的反馈环路。
数据输入I C逻辑。
集成电阻上拉该引脚。 （ 120 kΩ的典型值）
时钟输入我
2
逻辑。
集成电阻上拉该引脚。 （ 120 kΩ的典型值）
地
2
CLKIN
13
输入
FBIN
35
输入
FBOUT
33
产量
SDATA
SCLK
GND
37
12
1, 7, 8, 18,
24, 25, 31,
41, 42, 48
15
4, 11, 21,
28, 34, 38,
45
输入
输入
地
VDDI
VDD
动力
动力
电源为我
2
逻辑。
电源
Y
3，5， 10，20，输出
22, 27, 29,
39, 44, 46
2, 6, 9, 19,
23, 26, 30,
40, 43, 47
14, 32, 36
产量
时钟输出。 （ +时钟）这些输出提供低偏移副本
的CLK 。
酒吧时钟输出。 （ - 时钟）这些输出提供低偏移
CLK的副本。
不要连接任何VDD或GND 。
Y
NC
NC
Rev.6号文件， 2002年12月， 16第4页
HD74CDCV851
框图
VDDI
SCLK
I
2
逻辑
SDATA
Y9
Y9
CLKIN
PLL
FBIN
（ 2X FCLK ）
1/2
FBOUT
Y0
Y0
Rev.6号文件， 2002年12月， 16第5页
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