HD74CDCF2509B
140 MHz时， 0 85 ° C操作
3.3 -V锁相环时钟驱动器
REJ03D0827-1000
（上一个： ADE- 205-224H ）
Rev.10.00
2006年4月7日
描述
该HD74CDCF2509B是一款高性能，低偏移，低抖动锁相环时钟驱动器。它使用了一个锁相
环（PLL ），以精确地对准，在频率和相位，所述反馈（ FBOUT ）输出到时钟（CLK）输入
信号。它是专为与同步DRAM中使用而设计的。该HD74CDCF2509B工作在3.3 V V
CC
和
设计用于驱动高达每输出5个时钟负载。
五个输出四路输出一家银行一家银行，并提供9低偏移，低抖动的时钟输入的副本。
输出信号的占空比进行调整，以在所述输入时钟独立于占空比的50％。对每家银行
输出可以启用或通过控制（ 1G和2G ）输入单独禁用。当对G输入为高电平时，
输出开关在相位和频率CLK ;当对G输入为低时，输出被禁止的逻辑低
状态。
含锁相环与许多产品， HD74CDCF2509B不需要外部RC网络。环路滤波器
对于PLL被包含在芯片上，减少了元件数量，电路板空间和成本。
因为它是基于锁相环电路， HD74CDCF2509B需要一个稳定时间以达到锁相
反馈信号与参考信号。此稳定时间是必需的，以下的功率和应用
固定频率，在CLK的固定相位信号，以及下列任何改变PLL的参考或反馈信号。
特点
支持PC133和满足“PC SDRAM DIMM登记规范修订版1.1 ”
锁相同步DRAM应用循环时钟分配
外部反馈（ FBIN ）引脚用于同步输出到时钟输入
无需外部RC网络所需
支持扩频时钟（ SSC ）合成器
支持频率高达140 MHz的
0 85 ° C的工作范围
订购信息
部件名称
HD74CDCF2509BTEL
套餐类型
TSSOP- 24针
封装代码
（以前的代码）
PTSP0024JB-A
(TTP-24DBV)
T
包
缩写
大坪缩写
（数量）
EL （ 1000个/卷）
Rev.10.00 2006年4月7日第1页8
HD74CDCF2509B
绝对最大额定值
项
电源电压
输入电压
*1
输出电压
*1, 2
输入钳位电流
输出钳位电流
连续输出电流
电源电流
最大功率耗散
*3
在TA = 55 ° C（在静止空气中）
储存温度
注意事项：
符号
V
CC
V
I
V
O
I
IK
I
OK
I
O
I
CC
还是我
GND
P
T
T
英镑
评级
-0.5到4.6
-0.5 6.5
-0.5到V
CC
+0.5
–50
±50
±50
±100
0.7
-65到+150
单位
V
V
V
mA
mA
mA
mA
W
°C
条件
V
I
＆ LT ; 0
V
O
＆ LT ; 0或V
O
＆ GT ; V
CC
V
O
= 0至V
CC
超出“绝对最大额定值”，强调可能会造成永久性损坏设备。
这些压力额定值只，设备的这些功能操作或以后的任何其他条件
这些“推荐工作条件”下，表示是不是暗示。暴露在绝对最大
长时间在额定条件下可能影响器件的可靠性。
1.输入和输出负电压额定值可能会超过如果输入和输出钳位电流额定值
被观察到。
2.该值被限制在4.6V的最大。
3.最大包装功耗是使用150 ℃，基板的结温度计算
追查750密耳的长度。
推荐工作条件
项
电源电压
输入电压
符号
V
CC
V
IH
V
IL
V
I
I
OH
I
OL
T
a
民
3.0
2.0
—
0
—
—
0
典型值
—
—
—
—
—
—
—
最大
3.6
—
0.8
V
CC
–12
12
85
单位
V
V
条件
输出电流
工作温度
mA
°C
注：未使用的输入必须保持高电平或低电平，以防止它们飘浮。
Rev.10.00 2006年4月7日第3页8
HD74CDCF2509B
引脚功能
引脚名称
CLK
号
24
I
TYPE
描述
时钟输入。 CLK提供时钟信号，以通过所述分布
HD74CDCF2509B时钟驱动器。 CLK被用来提供基准信号，以
集成的PLL生成的时钟输出信号。 CLK必须有一个
固定频率和固定相位的锁相环，以获得相位锁定。一旦
电路被加电和有效的CLK信号被施加，一个稳定时间是
到相位锁定反馈信号到它的基准信号所需的锁相环。
反馈输入。 FBIN提供反馈信号到内部PLL 。 FBIN
必须被硬连线到FBOUT完成了PLL 。集成的PLL
同步CLK和FBIN使得存在标称零相位误差
与CLK和FBIN 。
输出组启用。 1G是输出使能输出端1Y （0 ：4）。如果是1G
低，输出1Y （ 0 ： 4 ）禁止为逻辑低电平状态。当1G高，所有的
输出端1Y （0： 4）被使能，并切换以相同的频率为时钟。
输出组启用。 2G是输出使能输出端2Y （0 ：3）。如果是2G
低，输出端2Y （0 ：3）被禁用，以逻辑低状态。当2G高，所有的
输出端2Y （0： 3）被使能，并切换以相同的频率为时钟。
反馈输出。 FBOUT专用于外部反馈。它在切换
频率相同的CLK 。当从外部连接到FBIN ， FBOUT
完成PLL的反馈环路。
时钟输出。这些输出提供CLK的低偏移的副本。输出组
1Y （0： 4）通过1G输入被使能。这些输出可以被禁用，以逻辑
低状态被解除报警1G的控制输入。
时钟输出。这些输出提供CLK的低偏移的副本。输出组
2Y （0 ：3）经由2G输入被使能。这些输出可以被禁用，以逻辑
低状态被解除报警2G的控制输入。
模拟电源。 AV
CC
提供用于模拟功率参考
电路。此外， AV
CC
可用于绕过锁相环用于测试目的。
当AV
CC
绑在地上， PLL被旁路。这种旁路模式
用于日立的测试。
模拟地。 AGND为模拟电路的接地参考。
电源
地
FBIN
13
I
1G
11
I
2G
14
I
FBOUT
12
O
1Y(0:4)
3, 4, 5, 8, 9 O
2Y(0:3)
16, 17, 20,
21
23
O
AV
CC
动力
AGND
V
CC
GND
1
地
2 ，10，15 ， 22电
6，7， 18，19接地
电气特性
项
输入钳位电压
输出电压
符号
V
IK
V
OH
民
—
V
CC
–0.2
2.1
2.4
—
—
—
—
—
—
典型值
*1
—
—
—
—
—
—
—
—
—
—
最大
–1.2
—
—
—
0.2
0.8
0.55
±5
10
500
单位
V
V
测试条件
V
CC
= 3 V，I
I
= -18毫安
V
CC
=最小值到最大值，我
OH
= –100
A
V
CC
= 3 V，I
OH
= -12毫安
V
CC
= 3 V，I
OH
= -6毫安
V
CC
=最小值到最大值，我
OL
= 100
A
V
CC
= 3 V，I
OL
= 12毫安
V
CC
= 3 V，I
OL
= 6毫安
V
CC
= 3.6 V, V
IN
= V
CC
或GND
AV
CC
= GND ，V
CC
= 3.6 V,
V
I
= V
CC
或GND ，我
O
= 0
AV
CC
= GND ，V
CC
= 3.3至3.6 V
一个输入在V
CC
–0.6 V,
其他输入在V
CC
或GND
V
CC
= 3.3 V, V
I
= V
CC
或GND
V
CC
= 3.3 V, V
O
= V
CC
或GND
V
OL
输入电流
静态电源电流
I
IN
I
CC
I
CC
A
A
A
输入电容
输出电容
注意：
C
IN
C
O
—
—
4
6
—
—
pF
pF
1.对于显示为最小值或最大值的条件下，利用在推荐工作中指定合适的值
条件。
Rev.10.00 2006年4月7日第5页8
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