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64MB DDR SDRAM
H5DU6462CTR
这份文件是一个普通的产品说明,如有变更,恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
1.0版/日。 2008年
1
发布
H5DU6462CTR系列
修订历史
版本号
0.1
第一个版本
1.正确
1-1 。 TCK (最大@ E3 , K2 , K3 ) :为12ns ->为10ns
0.2
2.删除
2-1 。订购信息K3 @ CL2 ( 100Mhz的)
3.添加
3-1 。订货信息: -FA ( DDR500 4-4-4 )
3-2 。 AC / DC特性: -FA ( DDR500 4-4-4 )
1.0
1.发布
七月。 2008年
2008年4月
初步
历史
草案日期
2008年4月
备注
初步
1.0版/日。 2008年
2
发布
H5DU6462CTR系列
描述
该H5DU6462CTR是67108864位CMOS双数据速率( DDR )同步DRAM ,非常适合主
存储器的应用程序,需要大的存储密度和高带宽。
这力士的64Mb的DDR SDRAM提供参考的上升沿和下降沿完全同步操作
时钟。而所有地址和控制输入被锁止在CK的上升沿(下降沿将/ CK的边缘) ,数据
数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨
应受流水线和2位预取,以达到非常高的带宽。所有的输入和输出电压电平是兼容的
与SSTL_2 。
特点
V
DD
, V
DDQ
= 2.3V分钟 2.7V最大
(典型值2.5V操作+/- 0.2V为DDR266 , 333
400 )
所有输入和输出都与SSTL_2兼容
接口
全差分时钟输入( CK , / CK )操作
双倍数据速率接口
源同步 - 交易数据对齐
双向数据选通( DQS )
X16器件有两个单字节宽数据选通信号( UDQS ,
LDQS )按每个X8 I / O
读取时的DQS边缘数据输出(边DQ)
在DQS数据输入中心的时候写(居中
DQ )
片上DLL对齐DQ和DQS转换与CK
过渡
DM掩模写入数据中的上升和下降
数据选通的边缘
所有的地址和控制输入,除了数据,数据
选通和数据锁存口罩的上升沿
时钟
可编程CAS延时2 / 2.5 ( DDR266 , 333 )
和3 ( DDR400 , 400Mbps的/销产品)支持
可编程的突发长度2/4/8既sequen-
TiAl合金与交错模式
内置4组操作与单脉冲
/ RAS
自动刷新和自刷新支持
t
RAS
锁定功能的支持
4096刷新周期/ 64ms的
JEDEC标准400mil 66pin TSOP- II与0.65毫米
引脚间距
卤素和无铅( *符合RoHS)
订购信息
产品型号
H5DU6462CTR-X*
工作频率
GRADE
-FA
-E3
-E4
- J3
- K2
- K3
配置包
400mil
4Mx16
66pin
TSOP -II **
时钟速率
250MHz@CL4
200MHz@CL3
200MHz@CL3
133MHz@CL2
166MHz的@ CL2.5
& @ CL3
备注
DDR500 ( 4-4-4 )
DDR400B ( 3-3-3 )
DDR400 ( 3-4-4 )
DDR333 ( 2.5-3-3 )
DDR333 ( 3-3-3 )
DDR266A ( 2-3-3 )
DDR266B ( 2.5-3-3 )
* X表示速度等级
**卤素和无铅产品
* ROHS (有害物质限制)
133MHz@CL2
133MHz@CL2.5
1.0版/日。 2008年
3
发布
H5DU6462CTR系列
引脚配置
V
DD
DQ0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
NC
V
SSQ
UDQS
NC
VREF
V
SS
UDM
/ CK
CK
CKE
NC
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
NC
V
DDQ
LDQS
NC
V
DD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
400mil X 875mil
66pin TSOP -II
0.65毫米引脚间距
行和列地址信息
组织: 1M ×16× 4banks
行地址: A0 - A11
列地址: A0 - A7
银行地址: BA0 , BA1
自动预充电标志: A10
刷新: 4K
1.0版/日。 2008年
4
发布
H5DU6462CTR系列
引脚说明
CK , / CK
TYPE
输入
描述
时钟: CK和/ CK是差分时钟输入。所有地址和控制输入信号
采样CK和/ CK下降沿的正面边缘的交叉。产量
(读)数据为参考和CK / CK的交叉(交叉的两个方向) 。
时钟使能: CKE高激活,并且CKE低停用内部时钟信号,
装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源
向下和自刷新操作(所有银行闲置) ,或ACTIVE POWER DOWN (行
在任何银行ACTIVE ) 。 CKE是同步的POWER DOWN进入和退出,以及
自刷新条目。 CKE是异步的自刷新退出,并显示输出
能。 CKE必须保持高通量读取和写入访问。输入缓冲器
器,但不包括CK , / CK和CKE是在断电禁用。输入缓冲器,
除CKE是在自刷新无效。 CKE是SSTL_2输入,而将
检测V后LVCMOS低电平
DD
被施加。
芯片选择:启用或禁用除CK , / CK , CKE , DQS和DM的所有输入。所有的COM
当片选注册高要求主要屏蔽。片选提供了克斯特
在与多家银行系统,银行最终选择。片选被认为是部分
命令代码。
银行地址输入: BA0和BA1确定哪个银行的积极,读,写或
预充电命令被应用。
地址输入:提供行地址为ACTIVE命令,并且列
地址和自动预充电位为读/写命令,以选择一个位置
在各个银行的存储器阵列。在一个预充电A10被采样
命令,以确定是否预充电适用于一个银行(A10低)或所有
银行(A10高) 。如果只有一家银行被预充电,该行被选中BA0 ,
BA1 。地址输入也是一个模式寄存器设置过程中提供的操作码的COM
命令。该模式寄存器中的模式寄存器加载BA0和BA1定义
SET命令(MRS或EMRS ) 。
输入命令: / RAS , / CAS和/ WE (连同/ CS )定义的命令是
输入。
输入数据掩码: DM是输入掩码信号写入数据。输入数据被屏蔽时
在写访问DM进行采样,以及输入数据高。 DM采样
在DQS的两边。虽然DM引脚的输入而已, DM负载匹配
DQ和DQS装载。对于x16的, LDM对应于DQ0 -Q7的数据; UDM cor-
回应有关DQ8 - Q15中的数据。
数据选通:输出与读出的数据,输入与写入数据。边缘与读取数据对齐,
集中在写入数据。用于捕获写数据。对于X16 , LDQS对应
上DQ0 -Q7的数据; UDQS对应于DQ8 - Q15中的数据。
数据输入/输出引脚:数据总线
电源为内部电路和输入缓冲器。
电源的输出缓冲器,可抗噪性能。
参考电压输入端SSTL接口。
无连接。
CKE
输入
/ CS
输入
BA0 , BA1
输入
A0 ~ A11
输入
/ RAS , / CAS , /
WE
输入
DM
( LDM , UDM )
输入
的DQ
( LDQS , UDQS )
DQ
V
DD
/ V
SS
V
DDQ
/ V
SSQ
V
REF
NC
I / O
I / O
供应
供应
供应
NC
1.0版/日。 2008年
5
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