【512MB DDR SDRAMH5DU5182ETRH5DU5162ETR这份文件是一个普通的产品说】,IC型号H5DU5162ETR-J3C,H5DU5162ETR-J3C PDF资料,H5DU5162ETR-J3C经销商,ic,电子元器件-51电子网

512MB DDR SDRAM

H5DU5182ETR

H5DU5162ETR

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何

负责使用说明电路。没有专利许可。

版本1.0 / 2009年11月

1H5DU5182ETR

H5DU5162ETR

修订历史

版本号

0.1

1.0

历史

初步

发布

草案日期

2009年9月

2009年11月

备注

版本1.0 / 2009年11月

1H5DU5182ETR

H5DU5162ETR

描述

该H5DU5182ETR和H5DU5162ETR是536870912位CMOS双数据速率（ DDR ）同步DRAM ，理想情况

盟友适合需要大存储密度和高带宽的主内存的应用程序。

这种现代512MB的DDR SDRAM提供了参考的上升沿和下降沿完全同步操作

时钟。而所有地址和控制输入被锁止在CK的上升沿（下降沿将/ CK的边缘），数据

数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨

应受流水线和2位预取，以达到非常高的带宽。所有的输入和输出电压电平是兼容的

与SSTL_2 。

特点

, V

DDQ

= 2.5V +/- 0.2V

所有输入和输出都与SSTL_2兼容

接口

全差分时钟输入（ CK ， / CK ）操作

双倍数据速率接口

源同步 - 交易数据对齐

双向数据选通（ DQS ）

X16器件有两个单字节宽数据选通信号（ UDQS ，

LDQS ）按每个X8 I / O

读取时的DQS边缘数据输出（边DQ）

在DQS数据输入中心的时候写（居中

DQ ）

片上DLL对齐DQ和DQS转换与CK

过渡

DM掩模写入数据中的上升和下降

数据选通的边缘

所有的地址和控制输入，除了数据，数据

选通和数据锁存口罩的上升沿

时钟

可编程CAS延时2 / 2.5 （ DDR200 ， 266 ，

333 ），3（ DDR 400 ）和4（ DDR500 ）的支持

可编程的突发长度2/4/8既sequen-

TiAl合金与交错模式

内置4组操作与单脉冲

/ RAS

自动刷新和自刷新支持

RAS

锁定功能的支持

8192

刷新周期/ 64ms的

JEDEC标准400mil 66pin TSOP- II与0.65毫米

引脚间距

本产品符合方向

略去RoHS指令有关。

订购信息

产品型号

H5DU5182ETR-XXC

H5DU5162ETR-XXC

CON组fi guration

64Mx8

32Mx16

包

400mil

66pin

TSOP -II

工作频率

GRADE

- 发

- E3

时钟速率

250MHz@CL4

@ 200MHz的CL3 ， 166MHz@CL2.5 ，

133MHz@CL2

备注

（ CL - tRCD的-TRP ）

DDR500 （ 4-4-4 ）

DDR400 （ 3-3-3 ）

DDR333 （ 2.5-3-3 ）

DDR266A （ 2-3-3 ）

DDR266B （ 2.5-3-3 ）

DDR333 （ 2.5-3-3 ）

DDR266A （ 2-3-3 ）

DDR266B （ 2.5-3-3 ）

DDR266A （ 2-3-3 ）

DDR266B （ 2.5-3-3 ）

DDR200 （ 2-2-2 ）

* X表示速度等级

* ROHS （限制有害物质）

- J3

166MHz@CL2.5 ， 133MHz的@ CL2

- K2

- K3

- L2

133MHz的@ CL2 ， 133MHz@CL2.5

133MHz@CL2.5 ， 100MHz的@ CL2

100MHz@CL2

*更高的速度部分是与较低速部分相容。

版本1.0 / 2009年11月

1H5DU5182ETR

H5DU5162ETR

引脚配置

VDD

DQ0

VDDQ

DQ1

VSSQ

DQ2

VDDQ

DQ3

VSSQ

VDDQ

VDD

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

x16

VDD

DQ0

VDDQ

DQ1

DQ2

VSSQ

DQ3

DQ4

VDDQ

DQ5

DQ6

VSSQ

DQ7

VDDQ

LDQS

VDD

LDM

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

x16

VSS

DQ15

VSSQ

DQ14

DQ13

VDDQ

DQ12

DQ11

VSSQ

DQ10

DQ9

VDDQ

DQ8

VSSQ

UDQS

VREF

VSS

UDM

/ CK

CKE

A12

A11

VSS

DQ7

VSSQ

DQ6

VDDQ

DQ5

VSSQ

DQ4

VDDQ

VSSQ

的DQ

VREF

VSS

/ CK

CKE

A12

A11

VSS

400mil X 875mil

66pin TSOP -II

0.65毫米引脚间距

（无铅）

行和列地址表

项

组织

行地址

列地址

银行地址

自动预充电标志

刷新

64Mx8

16M ×8× 4banks

A0 - A12

A0-A9, A11

BA0 ， BA1

A10

32Mx16

8M ×16× 4banks

A0 - A12

A0-A9

BA0 ， BA1

A10

版本1.0 / 2009年11月

1H5DU5182ETR

H5DU5162ETR

引脚说明

针

TYPE

描述

时钟： CK和/ CK是差分时钟输入。所有的地址和控制输入

信号进行采样的CK和负的正边缘的交叉

中/ CK边缘。输出（读取）数据为参考CK和/ CK的口岸

（两个交叉的方向）。

时钟使能： CKE高激活，并且CKE低停用内部时钟显

的NAL和器件的输入缓冲器和输出驱动器。以CKE LOW提供

预充电电源关闭和自刷新操作（所有银行闲置），或

ACTIVE POWER DOWN （行积极参与任何银行）。 CKE是同步的

POWER DOWN进入和退出，以及自刷新条目。 CKE是asynchro-

理性的自刷新退出，输出禁用。 CKE必须保持

在整个读取和写入访问高。输入缓冲器，但不包括CK ， / CK

和CKE是在断电禁用。输入缓冲器，但不包括CKE是

在自刷新无效。 CKE是SSTL_2输入，而将检测LVC-

VDD后的MOS低电平被施加。

芯片选择：启用或禁用除CK ， / CK ， CKE ， DQS和DM的所有输入。

当CS为高注册的所有命令被屏蔽。 CS提供了外部

在与多家银行系统，银行的选择。 CS被认为是部分

命令代码。

银行地址输入： BA0和BA1确定哪个银行的积极， READ ，

写或预充电命令被应用。

地址输入：提供行地址为ACTIVE命令和同事

UMN地址和自动预充电位读/写命令，选择

一个位置在各行的存储器阵列的。 A10采样

一个预充电命令时，确定是否在预充电适用于

一家银行（ A10 LOW）或所有银行（ A10 HIGH ）。如果只有一个存储体是成为预

充电时，该银行被选中BA0 ， BA1 。地址输入还提供了

一个模式寄存器设置命令时操作码。 BA0和BA1定义哪些

该模式寄存器设置命令时模式寄存器加载（MRS或

EMRS ）。

输入命令： / RAS ， / CAS和/ WE （连同/ CS ）定义命令

被输入。

输入数据掩码： DM是输入掩码信号写入数据。输入数据是

在写入期间被屏蔽时DM采样以及输入数据高

访问。 DM进行采样DQS的两边。虽然DM引脚只能是输入，

在DM负荷相匹配的DQ和DQS装载。对于X16 ， LDM corre-

sponds到DQ0 -Q7的数据; UDM对应于DQ8 - Q15中的数据。

数据选通：输出与读出的数据，输入与写入数据。与边缘对齐

读取的数据的，集中在写入数据。用于捕获写数据。对于X16 ，

LDQS对应于DQ0 -Q7的数据; UDQS对应于数据上

DQ8-Q15.

数据输入/输出引脚：数据总线

电源为内部电路和输入缓冲器。

电源的输出缓冲器，可抗噪性能。

参考电压输入端SSTL接口。

无连接。

CK ， / CK

输入

CKE

输入

/ CS

输入

BA0 ， BA1

输入

A0 ~ A12

输入

/ RAS ， / CAS ， /

输入

（ LDM ， UDM ）

输入

的DQ

（ LDQS ， UDQS ）

VDD / VSS

VDDQ / VSSQ

VREF

版本1.0 / 2009年11月

I / O

供应