【256MB DDR SDRAMH5DU2562GFR这份文件是一个普通的产品说明，如有变更，恕不另行】,IC型号H5DU2562GFR-E3C,H5DU2562GFR-E3C PDF资料,H5DU2562GFR-E3C经销商,ic,电子元器件-51电子网

256MB DDR SDRAM

H5DU2562GFR

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何

负责使用说明电路。没有专利许可。

修订版1.1 /九月2009年

H5DU2562GFR

修订历史

版本号

0.1

0.2

1.0

1.1

历史

初步

修订后的tRC ， tWR的规格DDR500 @

发布

修订后的工作频率

草案日期

2009年6月

2009年7月

2009年9月

备注

修订版1.1 /九月2007年

H5DU2562GFR

描述

该H5DU2562GFR是268435456位CMOS双数据速率（ DDR ）同步DRAM ，非常适合主

存储器的应用程序，需要大的存储密度和高带宽。

这力士的256Mb的DDR SDRAM提供参考的上升沿和下降沿的完全同步操作

时钟。而所有地址和控制输入被锁止在CK的上升沿（下降沿将/ CK的边缘），数据

数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨

应受流水线和2位预取，以达到非常高的带宽。所有的输入和输出电压电平是兼容的

与SSTL_2 。

特点

, V

DDQ

= 2.5V +/- 0.2V

所有输入和输出都与SSTL_2兼容

接口

全差分时钟输入（ CK ， / CK ）操作

双倍数据速率接口

源同步 - 交易数据对齐

双向数据选通（ DQS ）

X16器件有两个单字节宽数据选通信号（ UDQS ，

LDQS ）按每个X8 I / O

读取时的DQS边缘数据输出（边DQ）

在DQS数据输入中心的时候写（居中

DQ ）

片上DLL对齐DQ和DQS转换与CK

过渡

DM掩模写入数据中的上升和下降

数据选通的边缘

所有的地址和控制输入，除了数据，数据

选通和数据锁存口罩的上升沿

时钟

可编程CAS延时2 / 2.5 （ DDR200 ， 266 ，

333 ），3（ DDR 400 ）和4（ DDR500 ）的支持

可编程的突发长度2/4/8既sequen-

TiAl合金与交错模式

内置4组操作与单脉冲

/ RAS

自动刷新和自刷新支持

tRAS的锁定功能的支持

8192刷新周期/ 64ms的

60球FBGA封装类型

本产品符合方向

略去RoHS指令有关。

订购信息

产品型号

H5DU2562GFR-XXC

CON组fi guration

16M ×16

包

60球

FBGA

工作频率

GRADE

- 发

- E3

时钟速率

250MHz@CL4

@ 200MHz的CL3 ， 166MHz@CL2.5 ，

133MHz@CL2

166MHz@CL2.5 ， 133MHz的@ CL2

133MHz的@ CL2 ， 133MHz@CL2.5

133MHz@CL2.5 ， 100MHz的@ CL2

100MHz@CL2

备注

（ CL - tRCD的-TRP ）

DDR500 （ 4-4-4 ）

DDR400 （ 3-3-3 ）

DDR333 （ 2.5-3-3 ）

DDR266 （ 2-3-3 ）

DDR333 （ 2.5-3-3 ）

DDR266A （ 2-3-3 ）

DDR266B （ 2.5-3-3 ）

DDR200 （ 2-2-2 ）

* X表示速度等级

- J3

* ROHS （有害物质限制）

- K2

- K3

- L2

修订版1.1 /九月2007年

H5DU2562GFR

VSSQ

DQ14

DQ12

DQ10

DQ8

VREF

DQ15

VDDQ

VSSQ

VDDQ

VSSQ

VSS

A12

A11

VSS

DQ0

VSSQ

VDDQ

VSSQ

VDDQ

VDD

/ CAS

/ CS

BA0

A10/AP

VDDQ

DQ1

DQ3

DQ5

DQ7

VDD

DQ13

DQ2

DQ11

DQ4

DQ9

DQ6

UDQS

LDQS

UDM

LDM

/ CK

/ WE

CKE

/ RAS

BA1

VSS

VDD

X16设备舞会模式

：现有球

：无人区球

[仅供参考]

顶视图（看穿包球）

0.8mm

8.0mm

12.0mm

1.0mm

BGA封装的球模式

行和列地址表

项

组织

行地址

列地址

银行地址

自动预充电标志

刷新

16Mx16

4M ×16× 4banks

A0 - A12

A0 - A8

BA0 ， BA1

A10

修订版1.1 /九月2007年

H5DU2562GFR

引脚说明

针

TYPE

描述

时钟： CK和/ CK是差分时钟输入。所有地址和控制输入信号

采样CK和/ CK下降沿的正面边缘的交叉。产量

（读）数据为参考和CK / CK的交叉（交叉的两个方向）。

时钟使能： CKE高激活，并且CKE低停用内部时钟信号，

装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源

向下和自刷新操作（所有银行闲置），或ACTIVE POWER DOWN （行

在任何银行ACTIVE ）。 CKE是同步的POWER DOWN进入和退出，自

刷新进入。 CKE是异步的自刷新退出，输出禁用。 CKE

必须保持高通量读取和写入访问。输入缓冲器，但不包括

CK ， / CK和CKE是在断电禁用。输入缓冲器，但不包括CKE都显示

在自刷新禁止。 CKE是SSTL_2输入，但会检测LVCMOS低电平

在VDD应用。

芯片选择：启用或禁用除CK ， / CK ， CKE ， DQS和DM的所有输入。所有的COM

当CS注册的高要求主要屏蔽。 CS为外部银行的选择

系统与多家银行。 CS被认为是命令代码的一部分。

银行地址输入： BA0和BA1确定哪个银行的积极，读，写或PRE-

充电命令被应用。

地址输入：提供行地址为ACTIVE命令和列地址

和自动预充电位读/写命令，选择一个位置出来的

在各自的组存储器阵列。预充电命令时A10采样

确定是否预充电适用于一家银行（ A10 LOW）或所有银行（ A10

HIGH ）。如果只有一家银行被预充电，该行被选中BA0 ， BA1 。该

地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0和

该模式寄存器模式寄存器设置命令时被加载BA1定义（MRS

或EMRS ）。

输入命令： / RAS ， / CAS和/ WE （连同/ CS ）定义的命令是

输入。

输入数据掩码： DM是输入掩码信号写入数据。输入数据被屏蔽时的DM

在写访问权限进行采样与输入数据高。 DM采样上都

DQS的边缘。虽然DM引脚的输入而已， DM加载的DQ和DQS相匹配

装载。对于x16的， LDM对应于DQ0 -Q7的数据; UDM对应于

数据DQ8 - Q15 。

数据选通：输出与读出的数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。对于x16的， LDQS对应于

在DQ0 - Q7数据; UDQS对应于DQ8 - Q15中的数据。

数据输入/输出引脚：数据总线

电源为内部电路和输入缓冲器。

电源的输出缓冲器，可抗噪性能。

参考电压输入端SSTL接口。

无连接。

CK ， / CK

输入

CKE

输入

/ CS

输入

BA0 ， BA1

输入

A0 ~ A12

输入

/ RAS ， / CAS ， / WE

输入

（ LDM ， UDM ）

输入

的DQ

（ LDQS ， UDQS ）

DDQ

SSQ

REF

I / O

供应

修订版1.1 /九月2007年