GALVANTECH
公司
同步
BURST SRAM
流通
特点
GVT71128E36
128K ×36的同步突发SRAM
128K ×36的SRAM
+ 3.3V内核电源， + 2.5V的I / O供电
户籍投入，串计数器
概述
该Galvantech同步突发SRAM系列
采用高速，低功耗的CMOS设计使用
先进的三层多晶硅，双层金属
技术。每个存储单元包括四个晶体管和
两高价值的电阻。
该GVT71128E36 SRAM集成131,072x36
SRAM单元有先进同步外围电路
和一个2位计数器，用于内部突发操作。所有
同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址流水线
芯片使能（ CE ＃ ） ，深度扩展芯片使能（ CE2 ＃和
CE2 ） ，突发控制输入（ ADSC ＃ ， ADSP ＃和＃ ADV ）
写使能（ BW 1 ＃ ， ＃ BW2 ， BW3 ＃ ， BW4 ＃和＃ BWE ）和
全局写（GW ＃）。
异步输入包括输出使能（OE ＃ ） ，
突发模式控制（ MODE ）和休眠模式控制（ ZZ ） 。
的数据输出（Q ） ，通过OE＃启用，也都是异步的。
地址和芯片使注册的任
地址状态处理器（ ADSP ＃ ）或地址状态控制器
（ ADSC ＃ ）输入引脚。随后的脉冲串地址可以
内部产生了一阵提前引脚控制
（ ADV ＃ ） 。
地址，数据输入，并编写控件注册的导通
芯片启动自定时写周期。写周期可以
被一到四个字节宽，由写控制控制
输入。单个字节写入允许单个字节是
写的。 BW1 ＃控制DQ1 - DQ8和DQP1 。 BW2 ＃控制
DQ9 - DQ16和DQP2 。 BW3 ＃控制DQ17 - DQ24和
DQP3 。 BW4 ＃控制DQ25 - DQ32和DQP4 。 BW1 ＃ ，
BW2 ＃ BW3 ＃和BW4 ＃可以活动只与BWE ＃
为低。 GW ＃为低导致被写入所有字节。
该GVT71128E36从+ 3.3V内核电源工作
电源和所有输出工作在+ 2.5V电源。所有输入
和输出JEDEC标准JESD8-5兼容。该
器件非常适用于486 ，奔腾
TM
， 680x0上，并
PowerPC的
TM
系统和系统是从受益
宽的同步数据总线。
快速访问时间： 7.5 ， 8 ， 8.5 ，和10ns的
快时钟速度： 117 ，100， 90 ，和50兆赫
提供高性能2-1-1-1接入速率
快速OE ＃访问时间： 4.0ns
3.3V -5 ％到+ 10 ％核心供电
2.5V或3.3V的I / O供电
除了I / O的5V容限输入
钳位二极管，以VSSQ在所有输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发序列）
针对便携式应用自动断电
低调119领先， 14毫米X 22毫米BGA （球栅
阵列）和100引脚TQFP封装
选项
定时
7.5ns访问/ 8.5ns周期
为8ns访问/周期为10ns
8.5ns访问/ 11ns的周期
10ns的存取/ 20ns的周期
套餐
119引脚BGA
100引脚TQFP
记号
-7
-8
-9
-10
B
T
Galvantech ，公司3080 Oakmead村道，圣克拉拉，加利福尼亚州95051
电话：（ 408 ） 566-0688传真：（ 408 ） 566-0699
修订版5/98
Pentium是Intel Corporation的注册商标。
PowerPC是IBM公司的注册商标。
Galvantech ，公司保留修改权利
产品或特定网络阳离子，恕不另行通知。
GALVANTECH
公司
功能框图
GVT71128E36
128K ×36的同步突发SRAM
1字节写
BW1#
BWE ＃
CLK
D
Q
字节2写
BW2#
D
Q
GW ＃
字节3写
BW3#
D
Q
4字节写
BW4#
D
Q
4字节写
字节3写
输出缓冲器
字节2写
1字节写
DQ1-DQ32,
DQP1 ， DQP2
DQP3 ， DQP4
CE＃
CE2
CE2#
ZZ
OE ＃
ADSP ＃
掉电逻辑
启用
D
Q
输入
注册
A16-A2
ADSC ＃
地址
注册
128K ×9× 4
SRAM阵列
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
注意：
该功能框图给出了简化设备操作。见真值表，引脚说明及时间
图的详细信息。
1998年5月29日
2
Galvantech ，公司保留更改产品或规格，恕不另行通知。
修订版5/98
GALVANTECH
公司
GVT71128E36
128K ×36的同步突发SRAM
引脚配置（顶视图）
A6
A7
CE＃
CE2
BW4#
BW3#
BW2#
BW1#
CE2#
VCC
VSS
CLK
GW ＃
BWE ＃
OE ＃
ADSC ＃
ADSP ＃
ADV ＃
A8
A9
100 99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
VCCQ
NC
NC
DQ17
DQ18
VCCQ
DQ21
DQ23
VCCQ
DQ25
DQ26
VCCQ
DQ30
DQ32
NC
NC
VCCQ
2
A6
CE2
3
A4
A3
A2
VSS
VSS
VSS
BW3#
VSS
NC
VSS
BW4#
VSS
VSS
VSS
模式
A10
NC
4
ADSP ＃
ADSC ＃
VCC
NC
CE＃
OE ＃
ADV ＃
5
A8
A9
A12
VSS
VSS
VSS
BW2#
VSS
NC
VSS
BW1#
VSS
VSS
VSS
NC
A14
NC
6
A16
CE2#
A15
DQP2
DQ14
DQ13
DQ12
DQ10
VCC
DQ7
DQ5
DQ4
DQ3
DQP1
A13
NC
NC
7
VCCQ
NC
NC
DQ16
DQ15
VCCQ
DQ11
DQ9
VCCQ
DQ8
DQ6
VCCQ
DQ2
DQ1
NC
ZZ
VCCQ
A7
DQP3
DQ19
DQ20
DQ22
DQ24
VCC
DQ27
DQ28
DQ29
DQ31
DQP4
GW ＃
VCC
CLK
NC
BWE ＃
A1
A0
VCC
A11
NC
A5
NC
NC
DQP3
DQ17
DQ18
VCCQ
VSSQ
DQ19
DQ20
DQ21
DQ22
VSSQ
VCCQ
DQ23
DQ24
NC
VCC
NC
VSS
DQ25
DQ26
VCCQ
VSSQ
DQ27
DQ28
DQ29
DQ30
VSSQ
VCCQ
DQ31
DQ32
DQP4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100引脚PQFP
or
100引脚TQFP
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQP2
DQ16
DQ15
VCCQ
VSSQ
DQ14
DQ13
DQ12
DQ11
VSSQ
VCCQ
DQ10
DQ9
VSS
NC
VCC
ZZ
DQ8
DQ7
VCCQ
VSSQ
DQ6
DQ5
DQ4
DQ3
VSSQ
VCCQ
DQ2
DQ1
DQP1
TOP VIEW 119 LEAD BGA
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
引脚说明
BGA引脚
4P ， 4N ，2A，3A ，5A，
图6A ，图3B ，5B， 2C ，3C，
图5C ，6C， 2R， 6R ，3T，
4T, 5T
5L ，5G ，3G， 3L
QFP引脚
37, 36, 35, 34, 33,
32, 100, 99, 82,
81, 44, 45, 46, 47,
48, 49,50
93,94,95,96
符号
A0-A16
TYPE
输入 -
地址：这些输入注册和必须满足建立和保持
地址与A0和A1相关的，在突发周期和等待周期。
同步
围绕CLK的上升沿时间。突发计数器产生内部
BW1#,
BW2#,
BW3#,
BW4#
BWE ＃
GW ＃
输入 -
写字节：写字节写为低表示写周期和高表示读
DQP2 。 BW3 ＃控制DQ17 - DQ24和DQP3 。 BW4 ＃控制DQ25 - DQ32
和DQP4 。数据I / O为高阻抗，如果其中任一输入为低电平，
由BWE ＃调节为低。
同步
周期。 BW1 ＃控制DQ1 - DQ8和DQP1 。 BW2 ＃控制DQ9 - DQ16和
4M
4H
87
88
输入 -
输入 -
写使能：此低电平输入门字节写操作和必须的
全局写：此低电平输入允许一个完整的36位写发生
围绕CLK的上升沿时间。
同步
满足建立和保持周围CLK的上升缘时间。
同步
独立的BWE ＃和BWN ＃线的，并且必须满足建立和保持
4K
89
CLK
输入 -
时钟：这个信号寄存器的地址，数据，芯片启用，写控制
全天候的上升沿的建立和保持时间。
同步
和突发其上升沿控制输入。所有同步输入必须满足
4E
6B
98
92
CE＃
CE2#
输入 -
输入 -
同步
芯片使能：该低电平输入，用来使能设备和栅
芯片使能：此低电平输入用于启动设备。
同步
ADSP ＃ 。
1998年5月29日
3
修订版5/98
模式
A5
A4
A3
A2
A1
A0
NC
NC
VSS
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
描述
Galvantech ，公司保留更改产品或规格，恕不另行通知。
GALVANTECH
公司
引脚说明（续）
BGA引脚
2B
4F
4G
GVT71128E36
128K ×36的同步突发SRAM
QFP引脚
97
86
83
符号
CE2
OE ＃
ADV ＃
TYPE
输入 -
同步
描述
芯片使能：此高电平输入，用来使能的设备。
输出使能：此低电平有效的异步输入使能数据
输出驱动器。
处理进展：该低电平输入，用于控制所述内部
提前） 。
输入
输入 -
同步
突发计数器。在这个引脚上产生等待周期（无地址
4A
84
ADSP ＃
输入 -
地址状态处理器：此低电平输入，以及CE ＃幸福
使用新的地址被初始化。
同步
低时，会导致一个新的外部地址进行注册和一个读周期
4B
85
ADSC ＃
输入 -
地址状态控制器：此低电平输入，使器件能够
一个读或写周期，这取决于写入控制输入启动。
同步
取消选择或连同新的外部地址选择要登记。
3R
31
模式
输入 -
STATIC
输入 -
异步
模式：输入选择的突发序列。的低电平引脚选择
线性突发。数控或HIGH该引脚上选择INTERLEAVED
爆裂。
打盹：此高电平输入将器件置于低功耗
消耗待机模式。对于正常操作，该输入必须是
低或NC （无连接） 。
数据输入/输出：第一个字节是DQ1 - DQ8 。第二个字节是DQ9 - DQ16 。
第三个字节是DQ17 - DQ24 。第四个字节为DQ25 - DQ32 。输入数据必须
满足建立和保持周围CLK的上升缘时间。
7T
64
ZZ
7P ， 7N ， 6N ，6M， 6L ，7L ，6K，
52 ， 53 ， 56 ， 57 ， 58 ， DQ1 - DQ32
7K ， 7H ， 6H ， 7G ， 6G ， 6F ， 6E ，
59, 62, 63, 68, 69,
7E ，7D， 1D，1E ，2E， 2F ，1G
72-75, 78, 79, 2, 3,
2G， 1H， 2H， 1K ， 1L， 2K， 2L，
6-9, 12, 13, 18, 19,
2M ， 1N ， 2N ， 1P
输入/
产量
22-25, 28, 29
51, 80, 1, 30
6P ，6D， 2D， 2P
DQP1 -
DQP4
VCC
VSS
输入/
产量
供应
地
奇偶校验输入/输出： DQP1是奇偶校验位DQ1 - DQ8和DQP2是
奇偶校验位DQ9 - DQ16 。 DQP3是奇偶校验位DQ17 - DQ24和DQP4是
奇偶校验位DQ25 - DQ32 。
核心供电： + 3.3V -5 ％到+ 10 ％
接地：接地。
4C ， 2J ， 4J ， 6J ， 4R
3D ， 5D ， 3E ， 5E ，3F ， 5F ，
5G ，3H，5H ，3K， 5K ， 3L，
3M ， 5M ， 3N ， 5N ， 3P ， 5P
1A ，7A ， 1F ， 7F ， 1J ， 7J ，
1M ， 7M ， 1U ， 7U
15, 41,65, 91
17, 40, 67, 90
4, 11, 20, 27, 54,
61, 70, 77
5, 10, 21, 26, 55,
60, 71, 76
VCCQ
VSSQ
NC
I / O电源输出缓冲电源： + 2.5V （从2.375V至VCC ）
I / O接地输出缓冲地：GND
-
无连接：这些信号没有内部连接。
图1B ，图7B，图1C ，图7C，图4D， 3J ，5J
14, 16, 38, 39, 42,
4L， 1R，5R， 7R ，1T ，2T， 6T，
43, 66
2U, 3U, 4U, 5U, 6U
突发地址表（ MODE = NC / VCCQ ）
科幻RST地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二个地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三个地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
科幻RST地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二个地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三个地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四地址
（内部）
A...A11
A...A00
A...A01
A...A10
1998年5月29日
4
Galvantech ，公司保留更改产品或规格，恕不另行通知。
修订版5/98
GALVANTECH
公司
真值表
手术
地址
二手
CE＃
GVT71128E36
128K ×36的同步突发SRAM
CE2#
CE2
ADSP ADSC ＃ ＃
ADV ＃
写＃
OE ＃
CLK
DQ
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
注意：
1.
2.
3.
4.
5.
6.
7.
X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。写＃ = L手段[ BWE ＃ +
BW1 ＃ * ＃ BW2 * BW3 ＃ * ＃ BW4 ] * GW ＃等于低。写＃ = H指[ BWE ＃ + BW1 ＃ * ＃ BW2 * BW3 ＃ * ＃ BW4 ] * GW ＃等号
高。
BW1 ＃允许写入DQ1 - DQ8和DQP1 。 BW2 ＃允许写入DQ9 - DQ16和DQP2 。 BW3 ＃允许写入DQ17-
DQ24和DQP3 。 BW4 ＃允许写入DQ25 - DQ32和DQP4 。
除了OE ＃所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
暂停爆裂产生等待周期。
对于以下的读出操作的写操作时， OE＃必须将输入数据所需的建立时间加上高阻长时间才高
对于OE ＃和整个输入数据的高持留时间。
该器件包含电路，以确保输出将在高阻电期间。
ADSP ＃ LOW随着芯片被选中始终启动一个读周期，在CLK的LH边缘。写周期可以
通过设置WRITE ＃ LOW为后续等待周期的CLK LH边进行。请参阅写时序图
澄清。
部分真值表进行读/写
功能
读
读
写一个字节
写的所有字节
写的所有字节
GW ＃
H
H
H
H
L
BWE ＃
H
L
L
L
X
BW1#
X
H
L
L
X
BW2#
X
H
H
L
X
BW3#
X
H
H
L
X
BW4#
X
H
H
L
X
1998年5月29日
5
Galvantech ，公司保留更改产品或规格，恕不另行通知。
修订版5/98
QQ：2881677436 复制
