GENLINX
GS9000C
串行数字解码器
数据表
特点
与SMPTE 259M完全兼容
解码8和10位的串行数据的数字信号
率370MB / s的
引脚和功能与GS9000S ，兼容GS9000
和GS9000B
在270MHz的时钟速率325MW的功率耗散
加入了自动标准选择
与GS9005A接收器或GS9015A功能
时钟恢复器
从单一的+5或-5伏电源供电
能够调整无解串器系统
与GS9010A和GS9005A或使用时，
GS9015A
28引脚PLCC封装
设备描述
该GS9000C是集成电路专门的CMOS
旨在反序列化SMPTE 259M串行数字信号
在数据传输速率为370MB / S 。
该器件集成了一个解扰器，串行到并行
转换器，同步处理单元，同步报警装置和
自动标准选择电路。
鉴别伪ECL输入为串行时钟和
数据是内部转移到CMOS电平的水平。数字
输出，如并行数据，并行时钟， HSYNC，
同步警告和标准选择都是TTL电平兼容。
该GS9000C被设计为与直接连接
GS9005A时钟恢复接收器，形成一个完整的
SMPTE -串行到CMOS电平并出解串器。
该GS9000C也可与GS9010A使用和
该GS9005A以形成免调节接收系统
它可以自动适应所有的串行数字数据传输速率。
该GS9015A可以代替GS9005A在GS9000C
应用程序在不需要电缆均衡。
该GS9000C封装在一个28引脚PLCC和经营
从单5伏，
±
5 ％的电力供应。
GS9000C
应用
4
SC
， 4 ：2：2和360MB / s的串行数字接口
串行路由自动选择的标准控制器
使用GS9005A接收或分发应用程序
GS9015A时钟恢复器
GS9000C
在串行数据
在串行数据
5
6
水平
移
解密器
30 - 位
SHIFT REG
SP
并行数据
输出（ 10比特）
SERIAL CLOCK IN
SERIAL CLOCK IN
7
8
水平
移
SCLK
同步检测
（ 3FF 000 000 HEX ）
SYNC
字
边界
并行
定时
发电机
并行时钟
OUT
同步修正
启用
14
同步修正
同步错误
HSYNC输出
SYNC警告15
控制
SYNC警告
（施密特触发器
比较器）
AUTO SELECT标准
SYNC警告
旗
标准选择11
控制
OSC
2位
计数器
水平同步复位
SS0
SS1
功能框图
修订日期： 2000年2月
GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3
电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com
www.gennum.com
文件号522 - 49 - 01
GS9000C解码器 - 直流电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
电源电压
耗电量
符号
V
S
P
C
条件
工作范围
= 143MHz下
= 270MHz
= 360MHz的
T
A
= 25° C
I
= 4mA时25℃
I
0 1
= 4mA时25℃
V
IN
= V
D D
或V
S S
T
A
= 25° C
T
A
= 25° C,
V
IN
= 700至差分1000mVP -P
民
4.75
-
-
-
3.4
-
2.4
-
-
典型值
5.00
235
325
385
-
-
4.5
0.2
-
最大
5.25
-
-
-
-
1.5
-
0.5
±10
单位
V
mW
mW
mW
V
V
V
V
A
笔记
TEST
水平
1
7
7
1
1
1
1
1
1
GS9000C
（输出空载）
CMOS输入电压
VIH
M | N
VIL
米一X
VOH
M | N
VOH
米一X
I
I N
V
IN
V
IN O 4 S
输出电压
输入漏电流
串行时钟和数据输入
信号摆幅
信号偏移
700
3.0
800
-
1000
4.0
mV的P-P
V
的中心
摇摆
1
1
GS9000C解码器 - AC电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
串行输入时钟频率
串行输入数据速率
串行数据和时钟输入：
上升时间
格局
HOLD
并行时钟：抖动
并行数据：上升时间和
下降时间
符号
S·C我
DR
S.D。我
条件
民
100
100
典型值
马X
37 0
37 0
单位
MH
Mb / s的
笔记
TEST
水平
1
1
T
A
= 25° C
t
R
t
的SuI
t
H 2 O LD
t
J·C L·K
t
-P
n
T
A
= 25° C
T
A
= 25° C,
C
L
= 10pF的
-
1.0
1.0
-
-
600
-
-
1.0
3
-
-
-
-
-
ps
ns
ns
NS P-P
ns
20％至
80%
升起
边缘
PCLK到位
期
中心
7
7
7
7
7
PDN到PCLK时延容限
t
D
-
-
±3
ns
7
测试电平传奇
1.生产试验在室温和标称电源电压与保护频带用于电源和温度范围。
2.生产试验在室温和标称电源电压与保护频带用于使用相关测试电源和温度范围内。
3.生产试验在室温和标称电源电压。
4.质量保证样品测试。
5.计算结果的基础上1级，2或3 。
6.未经测试。通过设计仿真保证。
7.未经测试。基于对标称零件特性。
绝对最大额定值
8.未测试。基于现有的设计/表征数据
类似的产品。
参数
价值
订购信息
产品型号
GS9000CCPJ
GS9000CCTJ
522 - 49 - 01
电源电压（V
S
= V
DD
- V
SS
)
输入电压范围（任何输入）
温度
0 ° C至70℃
0 ° C至70℃
直流输入电流（任一输入）
工作温度范围
存储温度范围
7V
-0.3 （V
DD
+ 0.3)V
±
10A
0 ° C至70℃
-65 ° C至+ 150°C
260°C
包
28引脚PLCC
28引脚PLCC胶带
引线温度（焊接， 10秒）
2
V
SS
4
SDI
SDI
SCI
SCI
SS1
SS0
SSC
5
6
7
8
9
10
11
12
V
DD
（MSB）
SWF V
SS
HSYNC PD9
3
2
28
PD8
V
SS
26
25
24
23
PD7
PD6
27
GS9000C
PD5
PD4
PD3
PD2
PD1
GS9000C
顶视图
22
21
20
19
13
V
DD
14
SCE
15
16
17
18
SWC PCLK
PD0 V
DD
（ LSB ）
图。 1 GS9000C引脚输出， 28引脚PLCC封装
GS9000C引脚说明
PIN号
1
2
3
符号
HSYNC
V
SS
SWF
产量
TYPE
产量
描述
水平同步输出。
CMOS （ TTL兼容）输出切换为每TRS检测。
电源。
最负电源的连接。
同步错误警告标志。
CMOS （ TTL兼容）高电平有效的输出，用于指示
预选HSYNC错误率（她）。对她来说是设置一个RC时间常数
深港西部通道的输入。
4
5,6
V
SS
SDI / SDI
输入
电源。
最负电源的连接。
差分，伪ECL的串行数据输入端。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
差分，伪ECL串行时钟输入。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
选择的标准输出。
与GS9005A接收器中使用的CMOS （ TTL兼容）输出
为了执行一个标准的自动选择功能。由2生成这些输出
位的内部二进制计数器，它停止循环时，没有载流子存在于
GS9005A接收机输入或当一个有效的TRS被GS9000C检测。
11
SSC
输入
标准的选择控制。
使用的模拟输入设定的时间常数为标准选择寻线
期。一个外部RC设置的时间常数。当一个GS9005A接收机被使用时，开
集热器的载波检测输出也连接到这个引脚，以启用或禁用
内部2位二进制计数器控制的狩猎过程。
12
13
14
V
DD
V
DD
SCE
输入
电源。
最积极的电源连接。
电源。
最积极的电源连接。
同步修正启用。
高有效CMOS输入使同步修正通过不复位
在第一个同步错误GS9000C的内部并行时机。如果下一个输入的同步是在错误
内部并行时间将被重置。这是为了防止虚假HSYNC错误。当SCE
低时，一个有效的同步总是重置GS9000C的并行定时信号发生器。
7,8
SCI / SCI
输入
9,10
SS1/SS0
产量
3
522 - 49 - 01
GS9000C引脚说明
PIN号
15
符号
SWC
TYPE
输入
描述
同步警告控制。
用于设置的HSYNC错误率（ HER）的模拟输入。这是
通过一个外部的RC时间常数连接到该引脚来实现。
16
PCLK
产量
并行时钟输出。
CMOS（ TTL兼容）的时钟输出，其中在时钟的上升沿
位于所述并行数据的窗口的一给定容差范围内的中心。参见图。 7 。
并行数据输出 - 位0 （LSB）。
CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器表示至少显著位（LSB） 。
18
19 - 25
V
DD
PD1 - PD7
输出
电源。
最积极的电源连接。
并行数据输出 - 1位至第7位。
从CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器代表通过数据位7数据位1 。
26
27
V
SS
PD8
产量
电源。
最负电源的连接。
并行数据输出。
从串行输出CMOS （ TTL兼容）解扰的并行数据
并行转换器表示数据位8 。
28
PD9
产量
并行数据输出 - 第9位（MSB）。
从串行输出CMOS （ TTL兼容）解扰数据
到并行转换器代表最显著位（MSB） 。
GS9000C
17
PD0
产量
输入/输出电路
V
DD
V
DD
V
DD
V
DD
R
EXT
SSC
SCE
外
组件
图。 2引脚11 SSC
V
DD
图。 3引脚14 SCE
SDI
SCI
BIAS
V
DD
SDI
SCI
图。 4引脚5 - 8 SDI - SCI
522 - 49 - 01
4
V
DD
V
DD
V
DD
R
EXT
SWC
6k8
GS9000C
C
EXT
外
组件
产量
GND
图。 5引脚15 SWC
图。 6引脚3 ， 16 ， 17 ， 19 - 25 ， 27 ， 28
SWF ， HSYNC ， SSI ， SSD ， PCLK ， PD0-9
t
CLKL
=
t
CLKH
1/
2
T
1/
T
2
串行
时钟
（ SCI）的
50%
并行
数据
（PDN）
串行
数据
（ SDI）的
并行
时钟
（ PCLK ）
50%
t
SU
t
HOLD
图。 7波形
t
D
测试设置&应用信息
图8显示了测试设置为GS9000C操作
从V
DD
供给的+5伏。差分伪ECL
输入为DATA和CLOCK（引脚5,6,7和8 ）必须
+3.0 +4.0和电压之间的偏差。在该电路中所示，
这些输入与显示的电阻值，可以直接
从GS9005A时钟恢复接收机的输出驱动。
在其他情况下，如真正的ECL电平驱动输出，两
需要对数据和时钟输入偏置电阻
和信号必须交流耦合的。
去耦电容连接到引脚是至关重要
12,13和18的芯片类型并尽可能靠近
可以将器件引脚。
为了保持很短的互连时
与GS9005A接收器接口，临界高
高速输入，如串行数据（引脚5,6 ）和串行
时钟（引脚7和引脚8 ）位于沿着所述装置的一个侧面
封装。
如果自动标准选择功能没有被使用，则
标准选择位（引脚9和10 ）不必是
连接，但是在控制输入（引脚11 ）应
接地。
5
522 - 49 - 01
GENLINX
GS9000C
串行数字解码器
数据表
特点
与SMPTE 259M完全兼容
解码8和10位的串行数据的数字信号
率370MB / s的
引脚和功能与GS9000S ，兼容GS9000
和GS9000B
在270MHz的时钟速率325MW的功率耗散
加入了自动标准选择
与GS9005A接收器或GS9015A功能
时钟恢复器
从单一的+5或-5伏电源供电
能够调整无解串器系统
与GS9010A和GS9005A或使用时，
GS9015A
28引脚PLCC封装
设备描述
该GS9000C是集成电路专门的CMOS
旨在反序列化SMPTE 259M串行数字信号
在数据传输速率为370MB / S 。
该器件集成了一个解扰器，串行到并行
转换器，同步处理单元，同步报警装置和
自动标准选择电路。
鉴别伪ECL输入为串行时钟和
数据是内部转移到CMOS电平的水平。数字
输出，如并行数据，并行时钟， HSYNC，
同步警告和标准选择都是TTL电平兼容。
该GS9000C被设计为与直接连接
GS9005A时钟恢复接收器，形成一个完整的
SMPTE -串行到CMOS电平并出解串器。
该GS9000C也可与GS9010A使用和
该GS9005A以形成免调节接收系统
它可以自动适应所有的串行数字数据传输速率。
该GS9015A可以代替GS9005A在GS9000C
应用程序在不需要电缆均衡。
该GS9000C封装在一个28引脚PLCC和经营
从单5伏，
±
5 ％的电力供应。
GS9000C
应用
4
SC
， 4 ：2：2和360MB / s的串行数字接口
串行路由自动选择的标准控制器
使用GS9005A接收或分发应用程序
GS9015A时钟恢复器
GS9000C
在串行数据
在串行数据
5
6
水平
移
解密器
30 - 位
SHIFT REG
SP
并行数据
输出（ 10比特）
SERIAL CLOCK IN
SERIAL CLOCK IN
7
8
水平
移
SCLK
同步检测
（ 3FF 000 000 HEX ）
SYNC
字
边界
并行
定时
发电机
并行时钟
OUT
同步修正
启用
14
同步修正
同步错误
HSYNC输出
SYNC警告15
控制
SYNC警告
（施密特触发器
比较器）
AUTO SELECT标准
SYNC警告
旗
标准选择11
控制
OSC
2位
计数器
水平同步复位
SS0
SS1
功能框图
修订日期： 2000年2月
GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3
电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com
www.gennum.com
文件号522 - 49 - 01
GS9000C解码器 - 直流电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
电源电压
耗电量
符号
V
S
P
C
条件
工作范围
= 143MHz下
= 270MHz
= 360MHz的
T
A
= 25° C
I
= 4mA时25℃
I
0 1
= 4mA时25℃
V
IN
= V
D D
或V
S S
T
A
= 25° C
T
A
= 25° C,
V
IN
= 700至差分1000mVP -P
民
4.75
-
-
-
3.4
-
2.4
-
-
典型值
5.00
235
325
385
-
-
4.5
0.2
-
最大
5.25
-
-
-
-
1.5
-
0.5
±10
单位
V
mW
mW
mW
V
V
V
V
A
笔记
TEST
水平
1
7
7
1
1
1
1
1
1
GS9000C
（输出空载）
CMOS输入电压
VIH
M | N
VIL
米一X
VOH
M | N
VOH
米一X
I
I N
V
IN
V
IN O 4 S
输出电压
输入漏电流
串行时钟和数据输入
信号摆幅
信号偏移
700
3.0
800
-
1000
4.0
mV的P-P
V
的中心
摇摆
1
1
GS9000C解码器 - AC电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
串行输入时钟频率
串行输入数据速率
串行数据和时钟输入：
上升时间
格局
HOLD
并行时钟：抖动
并行数据：上升时间和
下降时间
符号
S·C我
DR
S.D。我
条件
民
100
100
典型值
马X
37 0
37 0
单位
MH
Mb / s的
笔记
TEST
水平
1
1
T
A
= 25° C
t
R
t
的SuI
t
H 2 O LD
t
J·C L·K
t
-P
n
T
A
= 25° C
T
A
= 25° C,
C
L
= 10pF的
-
1.0
1.0
-
-
600
-
-
1.0
3
-
-
-
-
-
ps
ns
ns
NS P-P
ns
20％至
80%
升起
边缘
PCLK到位
期
中心
7
7
7
7
7
PDN到PCLK时延容限
t
D
-
-
±3
ns
7
测试电平传奇
1.生产试验在室温和标称电源电压与保护频带用于电源和温度范围。
2.生产试验在室温和标称电源电压与保护频带用于使用相关测试电源和温度范围内。
3.生产试验在室温和标称电源电压。
4.质量保证样品测试。
5.计算结果的基础上1级，2或3 。
6.未经测试。通过设计仿真保证。
7.未经测试。基于对标称零件特性。
绝对最大额定值
8.未测试。基于现有的设计/表征数据
类似的产品。
参数
价值
订购信息
产品型号
GS9000CCPJ
GS9000CCTJ
522 - 49 - 01
电源电压（V
S
= V
DD
- V
SS
)
输入电压范围（任何输入）
温度
0 ° C至70℃
0 ° C至70℃
直流输入电流（任一输入）
工作温度范围
存储温度范围
7V
-0.3 （V
DD
+ 0.3)V
±
10A
0 ° C至70℃
-65 ° C至+ 150°C
260°C
包
28引脚PLCC
28引脚PLCC胶带
引线温度（焊接， 10秒）
2
V
SS
4
SDI
SDI
SCI
SCI
SS1
SS0
SSC
5
6
7
8
9
10
11
12
V
DD
（MSB）
SWF V
SS
HSYNC PD9
3
2
28
PD8
V
SS
26
25
24
23
PD7
PD6
27
GS9000C
PD5
PD4
PD3
PD2
PD1
GS9000C
顶视图
22
21
20
19
13
V
DD
14
SCE
15
16
17
18
SWC PCLK
PD0 V
DD
（ LSB ）
图。 1 GS9000C引脚输出， 28引脚PLCC封装
GS9000C引脚说明
PIN号
1
2
3
符号
HSYNC
V
SS
SWF
产量
TYPE
产量
描述
水平同步输出。
CMOS （ TTL兼容）输出切换为每TRS检测。
电源。
最负电源的连接。
同步错误警告标志。
CMOS （ TTL兼容）高电平有效的输出，用于指示
预选HSYNC错误率（她）。对她来说是设置一个RC时间常数
深港西部通道的输入。
4
5,6
V
SS
SDI / SDI
输入
电源。
最负电源的连接。
差分，伪ECL的串行数据输入端。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
差分，伪ECL串行时钟输入。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
选择的标准输出。
与GS9005A接收器中使用的CMOS （ TTL兼容）输出
为了执行一个标准的自动选择功能。由2生成这些输出
位的内部二进制计数器，它停止循环时，没有载流子存在于
GS9005A接收机输入或当一个有效的TRS被GS9000C检测。
11
SSC
输入
标准的选择控制。
使用的模拟输入设定的时间常数为标准选择寻线
期。一个外部RC设置的时间常数。当一个GS9005A接收机被使用时，开
集热器的载波检测输出也连接到这个引脚，以启用或禁用
内部2位二进制计数器控制的狩猎过程。
12
13
14
V
DD
V
DD
SCE
输入
电源。
最积极的电源连接。
电源。
最积极的电源连接。
同步修正启用。
高有效CMOS输入使同步修正通过不复位
在第一个同步错误GS9000C的内部并行时机。如果下一个输入的同步是在错误
内部并行时间将被重置。这是为了防止虚假HSYNC错误。当SCE
低时，一个有效的同步总是重置GS9000C的并行定时信号发生器。
7,8
SCI / SCI
输入
9,10
SS1/SS0
产量
3
522 - 49 - 01
GS9000C引脚说明
PIN号
15
符号
SWC
TYPE
输入
描述
同步警告控制。
用于设置的HSYNC错误率（ HER）的模拟输入。这是
通过一个外部的RC时间常数连接到该引脚来实现。
16
PCLK
产量
并行时钟输出。
CMOS（ TTL兼容）的时钟输出，其中在时钟的上升沿
位于所述并行数据的窗口的一给定容差范围内的中心。参见图。 7 。
并行数据输出 - 位0 （LSB）。
CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器表示至少显著位（LSB） 。
18
19 - 25
V
DD
PD1 - PD7
输出
电源。
最积极的电源连接。
并行数据输出 - 1位至第7位。
从CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器代表通过数据位7数据位1 。
26
27
V
SS
PD8
产量
电源。
最负电源的连接。
并行数据输出。
从串行输出CMOS （ TTL兼容）解扰的并行数据
并行转换器表示数据位8 。
28
PD9
产量
并行数据输出 - 第9位（MSB）。
从串行输出CMOS （ TTL兼容）解扰数据
到并行转换器代表最显著位（MSB） 。
GS9000C
17
PD0
产量
输入/输出电路
V
DD
V
DD
V
DD
V
DD
R
EXT
SSC
SCE
外
组件
图。 2引脚11 SSC
V
DD
图。 3引脚14 SCE
SDI
SCI
BIAS
V
DD
SDI
SCI
图。 4引脚5 - 8 SDI - SCI
522 - 49 - 01
4
V
DD
V
DD
V
DD
R
EXT
SWC
6k8
GS9000C
C
EXT
外
组件
产量
GND
图。 5引脚15 SWC
图。 6引脚3 ， 16 ， 17 ， 19 - 25 ， 27 ， 28
SWF ， HSYNC ， SSI ， SSD ， PCLK ， PD0-9
t
CLKL
=
t
CLKH
1/
2
T
1/
T
2
串行
时钟
（ SCI）的
50%
并行
数据
（PDN）
串行
数据
（ SDI）的
并行
时钟
（ PCLK ）
50%
t
SU
t
HOLD
图。 7波形
t
D
测试设置&应用信息
图8显示了测试设置为GS9000C操作
从V
DD
供给的+5伏。差分伪ECL
输入为DATA和CLOCK（引脚5,6,7和8 ）必须
+3.0 +4.0和电压之间的偏差。在该电路中所示，
这些输入与显示的电阻值，可以直接
从GS9005A时钟恢复接收机的输出驱动。
在其他情况下，如真正的ECL电平驱动输出，两
需要对数据和时钟输入偏置电阻
和信号必须交流耦合的。
去耦电容连接到引脚是至关重要
12,13和18的芯片类型并尽可能靠近
可以将器件引脚。
为了保持很短的互连时
与GS9005A接收器接口，临界高
高速输入，如串行数据（引脚5,6 ）和串行
时钟（引脚7和引脚8 ）位于沿着所述装置的一个侧面
封装。
如果自动标准选择功能没有被使用，则
标准选择位（引脚9和10 ）不必是
连接，但是在控制输入（引脚11 ）应
接地。
5
522 - 49 - 01
GENLINX
GS9000C
串行数字解码器
数据表
特点
与SMPTE 259M完全兼容
解码8和10位的串行数据的数字信号
率370MB / s的
引脚和功能与GS9000S ，兼容GS9000
和GS9000B
在270MHz的时钟速率325MW的功率耗散
加入了自动标准选择
与GS9005A接收器或GS9015A功能
时钟恢复器
从单一的+5或-5伏电源供电
能够调整无解串器系统
与GS9010A和GS9005A或使用时，
GS9015A
28引脚PLCC封装
设备描述
该GS9000C是集成电路专门的CMOS
旨在反序列化SMPTE 259M串行数字信号
在数据传输速率为370MB / S 。
该器件集成了一个解扰器，串行到并行
转换器，同步处理单元，同步报警装置和
自动标准选择电路。
鉴别伪ECL输入为串行时钟和
数据是内部转移到CMOS电平的水平。数字
输出，如并行数据，并行时钟， HSYNC，
同步警告和标准选择都是TTL电平兼容。
该GS9000C被设计为与直接连接
GS9005A时钟恢复接收器，形成一个完整的
SMPTE -串行到CMOS电平并出解串器。
该GS9000C也可与GS9010A使用和
该GS9005A以形成免调节接收系统
它可以自动适应所有的串行数字数据传输速率。
该GS9015A可以代替GS9005A在GS9000C
应用程序在不需要电缆均衡。
该GS9000C封装在一个28引脚PLCC和经营
从单5伏，
±
5 ％的电力供应。
GS9000C
应用
4
SC
， 4 ：2：2和360MB / s的串行数字接口
串行路由自动选择的标准控制器
使用GS9005A接收或分发应用程序
GS9015A时钟恢复器
GS9000C
在串行数据
在串行数据
5
6
水平
移
解密器
30 - 位
SHIFT REG
SP
并行数据
输出（ 10比特）
SERIAL CLOCK IN
SERIAL CLOCK IN
7
8
水平
移
SCLK
同步检测
（ 3FF 000 000 HEX ）
SYNC
字
边界
并行
定时
发电机
并行时钟
OUT
同步修正
启用
14
同步修正
同步错误
HSYNC输出
SYNC警告15
控制
SYNC警告
（施密特触发器
比较器）
AUTO SELECT标准
SYNC警告
旗
标准选择11
控制
OSC
2位
计数器
水平同步复位
SS0
SS1
功能框图
修订日期： 2000年2月
GENNUM公司P.O. 489盒，STN 。 A，伯灵顿，安大略省，加拿大L7R 3Y3
电话： +1 （ 905 ） 632-2996传真。 +1 （ 905 ） 632-5946电邮： info@gennum.com
www.gennum.com
文件号522 - 49 - 01
GS9000C解码器 - 直流电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
电源电压
耗电量
符号
V
S
P
C
条件
工作范围
= 143MHz下
= 270MHz
= 360MHz的
T
A
= 25° C
I
= 4mA时25℃
I
0 1
= 4mA时25℃
V
IN
= V
D D
或V
S S
T
A
= 25° C
T
A
= 25° C,
V
IN
= 700至差分1000mVP -P
民
4.75
-
-
-
3.4
-
2.4
-
-
典型值
5.00
235
325
385
-
-
4.5
0.2
-
最大
5.25
-
-
-
-
1.5
-
0.5
±10
单位
V
mW
mW
mW
V
V
V
V
A
笔记
TEST
水平
1
7
7
1
1
1
1
1
1
GS9000C
（输出空载）
CMOS输入电压
VIH
M | N
VIL
米一X
VOH
M | N
VOH
米一X
I
I N
V
IN
V
IN O 4 S
输出电压
输入漏电流
串行时钟和数据输入
信号摆幅
信号偏移
700
3.0
800
-
1000
4.0
mV的P-P
V
的中心
摇摆
1
1
GS9000C解码器 - AC电气特性
V
DD
= 5V ，T
A
= 0 ° C至70 ° C除非另有显示
参数
串行输入时钟频率
串行输入数据速率
串行数据和时钟输入：
上升时间
格局
HOLD
并行时钟：抖动
并行数据：上升时间和
下降时间
符号
S·C我
DR
S.D。我
条件
民
100
100
典型值
马X
37 0
37 0
单位
MH
Mb / s的
笔记
TEST
水平
1
1
T
A
= 25° C
t
R
t
的SuI
t
H 2 O LD
t
J·C L·K
t
-P
n
T
A
= 25° C
T
A
= 25° C,
C
L
= 10pF的
-
1.0
1.0
-
-
600
-
-
1.0
3
-
-
-
-
-
ps
ns
ns
NS P-P
ns
20％至
80%
升起
边缘
PCLK到位
期
中心
7
7
7
7
7
PDN到PCLK时延容限
t
D
-
-
±3
ns
7
测试电平传奇
1.生产试验在室温和标称电源电压与保护频带用于电源和温度范围。
2.生产试验在室温和标称电源电压与保护频带用于使用相关测试电源和温度范围内。
3.生产试验在室温和标称电源电压。
4.质量保证样品测试。
5.计算结果的基础上1级，2或3 。
6.未经测试。通过设计仿真保证。
7.未经测试。基于对标称零件特性。
绝对最大额定值
8.未测试。基于现有的设计/表征数据
类似的产品。
参数
价值
订购信息
产品型号
GS9000CCPJ
GS9000CCTJ
522 - 49 - 01
电源电压（V
S
= V
DD
- V
SS
)
输入电压范围（任何输入）
温度
0 ° C至70℃
0 ° C至70℃
直流输入电流（任一输入）
工作温度范围
存储温度范围
7V
-0.3 （V
DD
+ 0.3)V
±
10A
0 ° C至70℃
-65 ° C至+ 150°C
260°C
包
28引脚PLCC
28引脚PLCC胶带
引线温度（焊接， 10秒）
2
V
SS
4
SDI
SDI
SCI
SCI
SS1
SS0
SSC
5
6
7
8
9
10
11
12
V
DD
（MSB）
SWF V
SS
HSYNC PD9
3
2
28
PD8
V
SS
26
25
24
23
PD7
PD6
27
GS9000C
PD5
PD4
PD3
PD2
PD1
GS9000C
顶视图
22
21
20
19
13
V
DD
14
SCE
15
16
17
18
SWC PCLK
PD0 V
DD
（ LSB ）
图。 1 GS9000C引脚输出， 28引脚PLCC封装
GS9000C引脚说明
PIN号
1
2
3
符号
HSYNC
V
SS
SWF
产量
TYPE
产量
描述
水平同步输出。
CMOS （ TTL兼容）输出切换为每TRS检测。
电源。
最负电源的连接。
同步错误警告标志。
CMOS （ TTL兼容）高电平有效的输出，用于指示
预选HSYNC错误率（她）。对她来说是设置一个RC时间常数
深港西部通道的输入。
4
5,6
V
SS
SDI / SDI
输入
电源。
最负电源的连接。
差分，伪ECL的串行数据输入端。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
差分，伪ECL串行时钟输入。
3.0V的ECL电平与到4.0V偏置
对于运行在高达370MHz 。
看到AC电气特性表的详细信息。
选择的标准输出。
与GS9005A接收器中使用的CMOS （ TTL兼容）输出
为了执行一个标准的自动选择功能。由2生成这些输出
位的内部二进制计数器，它停止循环时，没有载流子存在于
GS9005A接收机输入或当一个有效的TRS被GS9000C检测。
11
SSC
输入
标准的选择控制。
使用的模拟输入设定的时间常数为标准选择寻线
期。一个外部RC设置的时间常数。当一个GS9005A接收机被使用时，开
集热器的载波检测输出也连接到这个引脚，以启用或禁用
内部2位二进制计数器控制的狩猎过程。
12
13
14
V
DD
V
DD
SCE
输入
电源。
最积极的电源连接。
电源。
最积极的电源连接。
同步修正启用。
高有效CMOS输入使同步修正通过不复位
在第一个同步错误GS9000C的内部并行时机。如果下一个输入的同步是在错误
内部并行时间将被重置。这是为了防止虚假HSYNC错误。当SCE
低时，一个有效的同步总是重置GS9000C的并行定时信号发生器。
7,8
SCI / SCI
输入
9,10
SS1/SS0
产量
3
522 - 49 - 01
GS9000C引脚说明
PIN号
15
符号
SWC
TYPE
输入
描述
同步警告控制。
用于设置的HSYNC错误率（ HER）的模拟输入。这是
通过一个外部的RC时间常数连接到该引脚来实现。
16
PCLK
产量
并行时钟输出。
CMOS（ TTL兼容）的时钟输出，其中在时钟的上升沿
位于所述并行数据的窗口的一给定容差范围内的中心。参见图。 7 。
并行数据输出 - 位0 （LSB）。
CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器表示至少显著位（LSB） 。
18
19 - 25
V
DD
PD1 - PD7
输出
电源。
最积极的电源连接。
并行数据输出 - 1位至第7位。
从CMOS （ TTL兼容）解扰的并行数据输出
该串行到并行转换器代表通过数据位7数据位1 。
26
27
V
SS
PD8
产量
电源。
最负电源的连接。
并行数据输出。
从串行输出CMOS （ TTL兼容）解扰的并行数据
并行转换器表示数据位8 。
28
PD9
产量
并行数据输出 - 第9位（MSB）。
从串行输出CMOS （ TTL兼容）解扰数据
到并行转换器代表最显著位（MSB） 。
GS9000C
17
PD0
产量
输入/输出电路
V
DD
V
DD
V
DD
V
DD
R
EXT
SSC
SCE
外
组件
图。 2引脚11 SSC
V
DD
图。 3引脚14 SCE
SDI
SCI
BIAS
V
DD
SDI
SCI
图。 4引脚5 - 8 SDI - SCI
522 - 49 - 01
4
V
DD
V
DD
V
DD
R
EXT
SWC
6k8
GS9000C
C
EXT
外
组件
产量
GND
图。 5引脚15 SWC
图。 6引脚3 ， 16 ， 17 ， 19 - 25 ， 27 ， 28
SWF ， HSYNC ， SSI ， SSD ， PCLK ， PD0-9
t
CLKL
=
t
CLKH
1/
2
T
1/
T
2
串行
时钟
（ SCI）的
50%
并行
数据
（PDN）
串行
数据
（ SDI）的
并行
时钟
（ PCLK ）
50%
t
SU
t
HOLD
图。 7波形
t
D
测试设置&应用信息
图8显示了测试设置为GS9000C操作
从V
DD
供给的+5伏。差分伪ECL
输入为DATA和CLOCK（引脚5,6,7和8 ）必须
+3.0 +4.0和电压之间的偏差。在该电路中所示，
这些输入与显示的电阻值，可以直接
从GS9005A时钟恢复接收机的输出驱动。
在其他情况下，如真正的ECL电平驱动输出，两
需要对数据和时钟输入偏置电阻
和信号必须交流耦合的。
去耦电容连接到引脚是至关重要
12,13和18的芯片类型并尽可能靠近
可以将器件引脚。
为了保持很短的互连时
与GS9005A接收器接口，临界高
高速输入，如串行数据（引脚5,6 ）和串行
时钟（引脚7和引脚8 ）位于沿着所述装置的一个侧面
封装。
如果自动标准选择功能没有被使用，则
标准选择位（引脚9和10 ）不必是
连接，但是在控制输入（引脚11 ）应
接地。
5
522 - 49 - 01
QQ：2881677436 复制
