初步
GS8342S08/09/18/36E-333/300/250/200/167
165焊球BGA
商用温度
工业级温度
特点
同时读取和写入SigmaSIO 接口
JEDEC标准的引脚和封装
双双数据速率接口
采样数据的时间字节写控制
DLL电路的宽输出数据有效窗口和未来
频率调节
突发的2读取和写入
1.8 V + 100 / -100 mV的核心供电
1.5 V或1.8 V HSTL接口
流水线读操作
完全一致的读取和写入管道
ZQ模式引脚可编程输出驱动强度
IEEE 1149.1 JTAG标准的边界扫描
165焊球为15 mm ×17毫米， 1毫米凸块间距BGA封装
符合RoHS标准的165焊球BGA封装
未来72MB和144MB的设备引脚兼容
2 36MB爆
DDR SigmaSIO -II SRAM
167兆赫， 333兆赫
1.8 V V
DD
1.8 V和1.5 V的I / O
底部视图
165焊球为15 mm ×17 mm的BGA封
1毫米凸块间距， 11 ×15阵列的凹凸
JEDEC标准。 MO- 216 ，变化CAB- 1
SigmaRAM 系列概述
GS8342S08 / 09 /18 / 36顷内置符合
对于独立的I SigmaSIO - II SRAM引脚排列标准/ O
同步SRAM 。他们是37748736位（ 36MB ）
的SRAM 。这些是第一个在一个家庭中的宽，非常低的
设计的速度工作电压HSTL I / O的SRAM
实现经济的高性能需要
网络系统。
时序和解决方案
2 SigmaSIO - II SRAM的突发是一个同步装置。它
采用双输入寄存器时钟输入， K和K的器件
还允许用户操纵输出寄存器时钟
输入准独立的双输出寄存器时钟
输入，C和C如果C时钟拉高，在K时钟
内部连接到触发输出寄存器代替。每个突发
2 SigmaSIO -II SRAM还提供回波时钟输出，
CQ和，这是与读出的数据输出的同步。
当在源同步时钟方案，回声使用
时钟输出可用于触发输入寄存器中的数据的
目的地。
因为独立的I / O连拍2的RAM始终处于传输数据
两包， A0在内部设置为0表示第一个读或写
转移，并自动增加1的下一个
传输。由于LSB是并列关内，地址
2的RAM一阵领域始终是一个地址引脚小于
通告的索引深度（例如， 2M ×18有1M
可寻址的索引） 。
参数简介
- 333
TKHKH
TKHQV
3.0纳秒
0.45纳秒
-300
3.3纳秒
0.45纳秒
-250
4.0纳秒
0.45纳秒
-200
5.0纳秒
0.45纳秒
-167
6.0纳秒
0.5纳秒
冯： 1.02 8/2005
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2003 ， GSI技术
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GS8342S08/09/18/36E-333/300/250/200/167
4M ×8 SigmaQuad SRAM ，顶视图
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CQ
NC
NC
NC
NC
NC
NC
D
关闭
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/ SA
(72Mb)
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
SA
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
NW1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
NW0
SA
V
SS
V
SS
V
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V
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V
DD
V
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V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
SA
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
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CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
11 ×15焊球BGA - 15× 17毫米
2
身体1毫米凸块间距
注意事项：
1.扩展地址： A2为72MB
2. NW0控制写入D0 ： D3 。 NW1控制写入D4 ： D7 。
3.建议H1绑低与未来器件的兼容性。
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4M ×9 SigmaQuad SRAM ，顶视图
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CQ
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NC
NC
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DOFF
NC
NC
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NC
NC
NC
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2
V
SS
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
SA
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
NC
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
SA
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
NC
TDI
11 ×15焊球BGA - 15× 17毫米
2
身体1毫米凸块间距
注意事项：
4.扩展地址： A2为72MB
5. NW0控制写入D0 ： D3 。 NW1控制写入D4 ： D7 。
6.建议H1绑低与未来器件的兼容性。
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2M ×18 SigmaQuad SRAM的顶视图
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R
CQ
NC
NC
NC
NC
NC
NC
D
关闭
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/ SA
(144Mb)
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
SA
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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V
SS
V
SS
SA
SA
5
BW1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/ SA
(72Mb)
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
11 ×15焊球BGA - 15× 17毫米
2
身体1毫米凸块间距
注意事项：
1.扩展地址： A10为72MB ， A2为144MB
2. BW0控制写入D0 ： D8 。 BW1控制写入D9 ： D17 。
3.建议H1绑低与未来器件的兼容性。
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1M ×36 SigmaQuad SRAM的顶视图
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A
B
C
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G
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J
K
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N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
D
关闭
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/ SA
(288Mb)
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
NC / SA
(72Mb)
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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V
DDQ
V
DDQ
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SS
V
SS
SA
SA
5
BW2
BW3
SA
V
SS
V
SS
V
DD
V
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V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
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K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
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V
SS
V
SS
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C
C
7
BW1
BW0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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V
SS
V
SS
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SA
9
SA
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
10
V
SS
/ SA
(144Mb)
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
11 ×15焊球BGA - 15× 17毫米
2
身体1毫米凸块间距
注意事项：
1.扩展地址： A3为72MB ， A10为144MB ， A2为288MB
2. BW0控制写入D0 ： D8 。 BW1控制写入D9 ： D17 。
3. BW2控制写入D18 ： D26 。 BW3控制写入D27 ： D35 。
4.建议H1绑低与未来器件的兼容性。
冯： 1.02 8/2005
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2003 ， GSI技术
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