GS82032AT-180/166/150/133/100/66/4/5/6
TQFP
商用温度
工业级温度
特点
FT引脚用户可配置的过流或流水线操作
化
单周期取消（ SCD ）的操作
3.3 V +10 ％ / - 5 ％，核心供电
2.5 V或3.3 V的I / O供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为交错流水线模式
字节写（ BW）和/或全局写（ GW ）的操作
常见的数据输入和数据输出
时钟控制，注册地址，数据和控制
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的100引脚TQFP封装
无铅100引脚TQFP封装
64K ×32
2MB同步突发SRAM
180兆赫， 66兆赫
3.3 V V
DD
3.3 V和2.5 V的I / O
计数器可以被配置成在计算的线性或
交错为了与线性突发顺序（ LBO ）的输入。该
突发功能不需要使用。新的地址可以被装载
在每一个周期用的芯片性能不劣化。
流经/管道读取
的数据输出寄存器的功能可以通过控制
通过FT模式引脚用户（引脚14的TQFP ） 。控股
金融时报MODE引脚为低电平时， RAM的流量直通模式，
使输出数据绕过数据输出寄存器。
控股FT高处的RAM在流水线模式，
激活的上升沿触发的数据输出寄存器。
SCD流水线读
该GS82032A是SCD （单周期取消）流水线
同步SRAM 。 DCD （双循环取消）版本
也可提供。 SCD的SRAM管线取消命令之一
舞台小于读取命令。 SCD的RAM开始关闭
它们的输出后，立即取消命令已
捕获到的输入寄存器。
字节写和全局写
通过使用字节写使能进行字节写操作
（BW）的输入与一个或多个单独的字节的写
信号（ Bx的） 。此外，全局写（ GW）是供
写的字节写入所有字节在同一时间，不管
控制输入。
睡眠模式
低功耗（休眠模式）通过断言实现
（高）的ZZ的信号，或通过停止时钟（CK） 。
在休眠模式下的内存数据将被保留。
核心和接口电压
在GS82032A工作在3.3 V电源和所有
输入/输出3.3 V - 2.5 V兼容。另
输出功率（V
DDQ
）引脚用于去耦输出噪声
从内部电路。
功能说明
应用
该GS82032A是2,097,152位高性能
同步SRAM与一个2位的猝发地址计数器。
虽然类型的最初开发的2级缓存
支持高性能的CPU的应用，所述设备
现在发现应用程序中同步SRAM的应用程序，
从DSP总店联网芯片组的支持。
控制
地址，数据I / O的芯片使（E
1
, E
2
, E
3
） ，地址爆
控制输入（ ADSP ， ADSC ， ADV ） ，写控制输入
（ Bx的，BW ， GW）是同步的，并通过一个控制
正边沿触发的时钟输入端（ CK） 。输出使能（ G）
和断电控制（ ZZ ）是异步输入。爆
周期可以与任何ADSP ADSC或输入来启动。在
连拍模式下，会产生后续的突发地址
在内部，并通过ADV控制。突发地址
参数简介
管道
3-1-1-1
溢流
通过
2-1-1-1
TCYCLE
t
KQ
I
DD
TCYCLE
t
KQ
I
DD
-180
5.5纳秒
3.2纳秒
155毫安
9.1纳秒
8纳秒
百毫安
-166
6纳秒
3.5纳秒
140毫安
10纳秒
8.5纳秒
90毫安
-150
6.6纳秒
3.8纳秒
130毫安
10.5纳秒
9 NS
85毫安
-133 (-4)
7.5纳秒
4纳秒
115毫安
12纳秒
10纳秒
80毫安
-100 (-5)
10纳秒
5纳秒
90毫安
15纳秒
12纳秒
65毫安
-66 (-6)
12.5纳秒
6纳秒
65毫安
20纳秒
18纳秒
50毫安
冯： 1.12 10/2004
1/22
2000 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS82032AT-180/166/150/133/100/66/4/5/6
GS82032A 100引脚TQFP引脚
NC
DQ
C
DQ
C
V
DDQ
V
SS
DQ
C
DQ
C
DQ
C
DQ
C
V
SS
V
DDQ
DQ
C
DQ
C
FT
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SS
DQ
D
DQ
D
DQ
D
DQ
D
V
SS
V
DDQ
DQ
D
DQ
D
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
64K ×32
10
71
顶视图
11
70
12
69
13
68
14
67
15
66
16
65
17
64
18
63
19
62
20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
E
1
E
2
B
D
B
C
B
B
B
A
E
3
V
DD
V
SS
CK
GW
BW
G
ADSC
ADSP
ADV
A
A
NC
DQ
B
DQ
B
V
DDQ
V
SS
DQ
B
DQ
B
DQ
B
DQ
B
V
SS
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SS
DQ
A
DQ
A
DQ
A
DQ
A
V
SS
V
DDQ
DQ
A
DQ
A
NC
冯： 1.12 10/2004
LBO
A
A
A
A
A
1
A
0
NC
NC
V
SS
V
DD
NC
NC
A
A
A
A
A
A
NC
2/22
2000 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS82032AT-180/166/150/133/100/66/4/5/6
TQFP引脚说明
符号
A
0
, A
1
A
DQ
A
DQ
B
DQ
C
DQ
D
NC
BW
B
A
, B
B
B
C
, B
D
CK
GW
E
1
, E
3
E
2
G
ADV
ADSP ， ADSC
ZZ
FT
LBO
V
DD
V
SS
V
DDQ
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
TYPE
I
I
I / O
描述
地址域的LSB和地址计数器的预置输入
地址输入
数据输入和输出引脚
无连接
字节写，将所有启用的字节;低电平有效
字节写使能为DQ
A
， DQ
B
数据I / O的;低电平有效
字节写使能为DQ
C
， DQ
D
数据I / O的;低电平有效
时钟输入信号;高电平有效
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
输出使能;低电平有效
突发地址计数器提前实现;低电平有效
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
核心供电
I / O和核心地
输出驱动器电源
冯： 1.12 10/2004
3/22
2000 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS82032AT-180/166/150/133/100/66/4/5/6
GS82032A框图
A0
–
An
注册
D
Q
A0
D0
A1
Q0
D1
Q1
计数器
负载
A0
A1
A
LBO
ADV
CK
ADSC
ADSP
GW
BW
B
A
注册
内存
ARRAY
Q
D
Q
D
注册
D
B
B
Q
32
4
32
注册
D
B
C
Q
Q
注册
D
注册
Q
注册
D
D
B
D
Q
注册
D
Q
E
1
E
2
E
3
注册
D
Q
注册
D
Q
FT
G
掉电
控制
DQx1
–
DQx8
ZZ
冯： 1.12 10/2004
4/22
2000 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
GS82032AT-180/166/150/133/100/66/4/5/6
模式引脚功能
模式名称
突发订单控制
输出寄存器控制
掉电控制
引脚名称
LBO
FT
ZZ
状态
L
H或NC
L
H或NC
L或NC
H
功能
线性突发
交错突发
流经
管道
活跃
待机情况下，我
DD
= I
SB
注意：
有上的LBO和FT销和在ZZ引脚的下拉器件上拉器件，所以这些输入引脚可以是未连接的，并在芯片将
操作在缺省状态为在上述表中指定。
突发计数器序列
线性突发序列
A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
A[1:0]
01
10
11
00
A[1:0]
10
11
00
01
A[1:0]
11
00
01
10
第一个地址
第二个地址
3地址
第四地址
交错突发序列
A[1:0]
00
01
10
11
A[1:0]
01
00
11
10
A[1:0]
10
11
00
01
A[1:0]
11
10
01
00
注意：
突发柜台换到初始五号时钟状态。
注意：
突发柜台换到初始五号时钟状态。
冯： 1.12 10/2004
5/22
2000 ， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
QQ：2881677436 复制
