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GS8182Q18D-200/167/133
165焊球BGA
商用温度
工业级温度
特点
同时读取和写入SigmaQuad 接口
JEDEC标准的引脚和封装
双双数据速率接口
采样数据的时间字节写控制
突发的2读取和写入
1.8 V + 150 / -100 mV的核心供电
1.5 V或1.8 V HSTL接口
流水线读操作
完全一致的读取和写入管道
ZQ模式引脚可编程输出驱动强度
IEEE 1149.1 JTAG标准的边界扫描
165焊球， 13毫米×15毫米1毫米焊球间距的BGA封装
未来的36MB ， 72MB ， 144MB和器件引脚兼容
2 18MB爆
SigmaQuad -II SRAM
200MHz–133MHz
1.8 V V
DD
1.8 V和1.5 V的I / O
底部视图
165焊球， 13毫米×15毫米BGA
1毫米凸块间距， 11 ×15阵列的凹凸
JEDEC标准。 MO- 216 ，变化CAB- 1
还有独立的单端时钟输入，不差
输入。如果C时钟拉高，在K时钟路由
内火输出寄存器代替。
因为独立的I / O连拍2的RAM始终处于传输数据
两包， A0在内部设置为0表示第一个读或写
转移，并自动增加1的下一个
传输。由于LSB是并列关内，地址
2的RAM一阵领域始终是一个地址引脚小于
通告的索引深度（例如， 1M ×18有512K
可寻址的索引） 。
SigmaRAM 系列概述
GS8182Q18构建符合SigmaQuad -II的
SRAM引脚排列标准独立的I / O同步SRAM 。
他们是18874368位（ 18MB ）的SRAM 。这些是第一个在
一个家庭的宽，非常低的电压HSTL I / O设计的SRAM
在实现经济高所需要的速度来操作
高性能网络系统。
时序和解决方案
2 SigmaQuad - II SRAM的突发是一个同步装置。它
采用了两个输入寄存器时钟输入，K和K K和K是
独立的单端时钟输入，不差分输入
到单个差分时钟输入缓冲器。该设备还
允许用户操纵的输出寄存器的时钟输入端
准独立的C和C时钟输入。 C和C都
参数简介
-200
TKHKH
TKHQV
5.0纳秒
0.45纳秒
-167
6.0纳秒
0.5纳秒
-133
7.5纳秒
0.5纳秒
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1M ×18 SigmaQuad - II SRAM - 顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
D
关闭
NC
NC
NC
NC
NC
NC
TDO
2
MCL / SA
(144Mb)
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
NC / SA
(36Mb)
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
4
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
MCL / SA
(72Mb)
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
11 ×15焊球BGA - 13× 15平方毫米车身1毫米凸块间距
注意事项：
1.扩展地址： A3为36MB ， A10为72MB ， A2为144MB
2. BW0控制写入D0 ： D8 。 BW1控制写入D9 ： D17 。
3. MCL =必须接低
4.建议H1绑低与未来器件的兼容性。
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引脚说明表
符号
SA
NC
R
W
BW0–BW1
K
K
C
C
TMS
TDI
TCK
TDO
V
REF
ZQ
MCL
D0–D17
Q0–Q17
D
关闭
CQ
CQ
V
DD
V
DDQ
V
SS
注意：
NC =不连接到死亡或任何其他引脚
描述
同步地址输入
无连接
同步阅读
同步写
同步字节写入
输入时钟
输入时钟
输出时钟
输出时钟
测试模式选择
测试数据输入
测试时钟输入
测试数据输出
HSTL输入参考电压
输出阻抗匹配输入
必须连接低
同步数据输入
同步数据输出
禁用DLL时低
输出回波时钟
输出回波时钟
电源
隔离输出缓冲器供应
电源：地面
TYPE
输入
—
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
产量
输入
输入
—
输入
产量
输入
产量
产量
供应
供应
供应
评论
—
—
低电平有效
低电平有效
低电平有效
高电平有效
低电平有效
高电平有效
低电平有效
—
—
—
—
—
—
—
—
—
低电平有效
—
—
1.8 V额定
1.8或1.5 V额定
—
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背景
独立的I / O的SRAM ，从系统架构来看，在应用中交替读取和写入有吸引力
需要的。因此， SigmaQuad - II SRAM接口和真值表进行了优化的交替读取和写入。独立的I / O
SRAM是不受欢迎的应用场合多次读取或需要多写，因为突发读取或写入传输
独立的I / O SRAM可以减少一半的内存带宽。
一个SigmaQuad - II SRAM可以开始交替序列的读取，并且可以选择读或写写道。为了使任何
独立的I / O SRAM ，它的两个端口之间共用一个地址，以保持运行所有的时间，在RAM必须两个端口
实现某种突发传输协议。脉冲串必须至少足够长的时间以覆盖时的相反端口是
对下一步该怎么做接收指令。在其中的RAM可以接受一个新的随机地址的速率是最根本的
性能指标的RAM 。这三个SigmaQuad -II SRAM的都支持类似的报告率，因为随机地址
速率由RAM的内部性能决定，它们都基于相同的内部电路。差异
不同SigmaQuad - II SRAM的或任何其他独立的I / O的SRAM的真值表之间，从如何区别跟随
在RAM的接口做作，与系统的其余部分交互。操作每种模式都有自己的优点和
缺点。用户应该考虑到由RAM中所做的工作的性质，以评估哪个版本是最适合于
该应用程序在眼前。
交替读写操作
SigmaQuad - II SRAM的后续操作的一些简单的规则。
- 读或写上一个端口发出的命令决不允许中断的另一个端口上进行的操作。
- 读取或写入正在进行数据传输不会中断和重新启动。
- R和W高始终将取消的RAM 。
- 所有的地址，数据和控制输入采样时钟边沿。
为了执行这些规则，每个RAM结合了命令输入的当前状态信息。见真情表
详细信息。
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SigmaQuad - II B2 DDR SRAM读
读端口样本的地址输入和R销在K. A的每个上升沿低的在读使杆销的状态中，R ，
开始一个读周期。可以将数据同步输出后的K与C（或用K的上升沿的下一个上升沿，如果C和C绑
高点） ，之后的K与C（上升沿或者被K ，如果C和C都与高以下的上升沿） 。在时钟上高
读使能吧针， R，开始一个读端口取消循环。
爆2双数据速率SigmaQuad - II SRAM读一
读了
K
K
地址
R
W
BWX
D
C
C
Q
CQ
CQ
A
A+1
C
C+1
E
E+1
G
B
B+1
D
D+1
F
F+1
H
H+1
A
B
C
D
E
F
G
H
NOP
写B
阅读C写的
读E读F
阅读摹写H
NOP
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