GS8170DD36C-333/300/250/200
209焊球BGA
商用温度
工业级温度
特点
双数据速率读写方式
延迟写;流水线读操作
JEDEC标准SigmaRAM
引脚和封装
1.8 V + 150 / -100 mV的核心供电
1.8 V CMOS接口
ZQ控制用户可选的输出驱动强度
双循环取消
突发读取和写入选项
完全一致的读取和写入管道
回波时钟输出的轨道数据输出驱动器
2个用户可编程的芯片使能输入
IEEE 1149.1 JTAG兼容的串行边界扫描
209焊球,有14毫米× 22毫米1毫米焊球间距的BGA封装
未来的36MB , 72MB , 144MB和引脚兼容
器件
18Mb
Σ
1x2Lp CMOS I / O
双倍数据速率SigmaRAM
200兆赫, 333兆赫
1.8 V V
DD
1.8 V的I / O
提示和数据传输速率。该
Σ
内存
系列标准
允许用户在实现该接口协议最适合于
手头的任务。
功能说明
因为SigmaRAMs是同步的设备,地址数据
输入和读/写控制输入端被捕获在上升
输入时钟的边沿。写周期是内部自定时
并发起在时钟输入的上升沿。此功能
消除了需要通过复杂的芯片外的写脉冲的产生
异步SRAM ,并简化了输入信号时序。在
DDR模式的设备捕获数据在上升和
在两个时钟边沿的下降时钟和数据驱动的边缘
很好。
由于DDR
Σ
RAM中总是在两个半部传输数据,
A0内部设置为0表示第一个的每次读或写一半
转移,并自动增加1的落下
边缘传输。一个DDR的地址栏
Σ
RAM是永远
一个地址引脚不是通告的索引深度更小(例如,在
512K的×36具有512K的寻址索引) 。
SigmaRAM系列概述
GS8170DD36 SigmaRAMs构建符合
SigmaRAM引脚排列标准同步SRAM 。他们
有18874368位( 18MB )的SRAM 。这家宽,很
低电压CMOS I / O SRAM的设计在操作
加快在需要实现经济高效
网络系统。
Σ
支持的RAM读取流水线利用上升沿边沿
触发输出寄存器。 DDR
Σ
RAM的加入rising-
和下降沿触发的输出寄存器。他们还利用
双循环取消( DCD )输出取消协议。
Σ
RAM中提供了一些配置,包括
晚写,双晚写,和双倍数据速率( DDR ) 。
所采用的协议之间的逻辑区别
这些RAM主要涉及各种方法来写
Σ
RAM以具有高性能的CMOS实现
技术和封装在一个209焊球BGA封装。
参数简介
键快速斌规格
周期
存取时间
符号
TKHKH
TKHQV
- 333
3.0纳秒
1.8纳秒
冯: 2.03 1/2005
1/29
2002年, GSI Technology,Inc.的
规格援引如有更改,恕不另行通知。对于最新的文档,请参见http://www.gsitechnology.com 。
GS8170DD36C-333/300/250/200
512K ×36通用I / O -顶视图( C组)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
2002.06
2
NC
NC
NC
NC
DQC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
NC
DQD
DQD
DQD
DQD
3
A
MCL
NC
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
NC
MCL
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
A
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCL
MCH
MCH
MCL
V
DD
MCL
A
A1
MCL
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
MCL
NC
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
NC
MCL
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
NC
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
DQA
NC
NC
NC
NC
11
DQB
DQB
DQB
DQB
DQB
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
DQD
DQD
DQD
DQD
DQD
11× 19焊球BGA- 14× 22毫米
2
身体1毫米凸块间距
注意:
CMOS I / O SigmaRAMs的用户不妨来连接“NC ,V
REF
“和” NC, CK“销到V
REF
(即,V
DDQ
/ 2) ,以允许备用
利用未来HSTL I / O SigmaRAMs的。
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引脚说明表
符号
A
ADV
W
E1
E2 E3 &
EP2 EP3 &
CK
CQ , CQ
DQ
MCH
MCL
描述
地址
ADVANCE
写使能
芯片使能
芯片使能
芯片使能引脚编程
时钟
回波时钟
数据I / O
必须连接高
必须连接低
TYPE
输入
输入
输入
输入
输入
MODE INPUT
输入
产量
输入/输出
输入
输入
评论
—
高电平有效
低电平有效
低电平有效
可编程有源高或低
可以直接连接到V
DD
, V
DDQ
或V
SS
高电平有效
三个国家 - 通过E2或E3假取消
三个国家
高电平有效
可以直接连接到V
DD
或V
DDQ
低电平有效
可以直接连接到V
SS
低=低阻抗[高驱动]
高=高阻抗[低驱动]
可以直接连接到V
DDQ
或V
SS
高电平有效
—
—
—
没有连接到死亡或任何其他引脚
1.8 V额定
1.8 V额定
—
ZQ
TCK
TDI
TDO
TMS
NC
V
DD
V
DDQ
V
SS
输出阻抗控制
测试时钟
测试数据
测试数据输出
测试模式选择
无连接
核心供电
输出驱动器电源
地
MODE INPUT
输入
输入
产量
输入
—
输入
输入
输入
操作控制
所有地址,数据和控制输入(除EP2, EP3 , ZQ ,模式引脚, L6 ,M6和J6的)被同步到
时钟上升沿。在数据捕获对CK的上升沿和下降沿。读取和写入操作必须与启动
前进/负载引脚( ADV )保持为低电平,以加载新的地址。设备激活被断言三者的实现
在芯片使能输入端( E1,E2和E3 ) 。的使能输入任何一个无效置将停用该设备。
应当指出的
只有通过失活E2和/或E3的RAM停用随路时钟, CQ1 , CQ2 。
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读操作
双倍数据速率读
在应用中的数据速率显着高于在RAM的延迟速度更快的需要,所述双倍数据率协议加倍
的数据传输速率(读或写的带宽)来实现在管道模式,同时保持在RAM的时钟频率恒定。在
双倍数据速率模式中,RAM复的读结果从RAM上的数据引脚以往的一半数量。该
输出寄存器/多路复用器的行为就好像它是在管道模式为第一传输,但随后使得第二传送响应于
时钟的下一个下降沿为好。 SigmaRAM DDR RAM的破灭只是线性的顺序。
双倍数据速率流水线读
读
CK
DESELECT
读
读
读
地址
A
XX
C
D
E
F
ADV
/E
1
/W
QA0
DQ
QA1
QC0
QC1
QD0
QD1
CQ
关键
高阻
ACCESS
写操作
当满足以下条件时,在时钟的上升沿时写操作:所有这三个芯片使能( E1 ,E2和
E3 )是活动的,写使能输入信号( W)为低电平时,和ADV为低电平。
双倍数据速率写
双倍数据速率是写后写的一种特殊形式。在双倍数据速率模式下, RAM将捕获的数据在两个
在RAM时钟CK,以时钟的上升沿开始后面的写入地址的捕获的上升沿和下降沿
和命令。
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SigmaRAM双倍数据速率读取和写入
读
CK
DESELECT
写
读
读
地址
A
B
C
D
E
F
ADV
/E
1
/W
QA0
DQ
QA1
DC0
DC1
QD0
QD1
CQ
关键
高阻
ACCESS
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