【GS8162Z72C209焊球BGA商用温度工业级温度特点 NBT （无总线转左右）功能，允许零等待】,IC型号GS8162Z72C-166I,GS8162Z72C-166I PDF资料,GS8162Z72C-166I经销商,ic,电子元器件-51电子网

GS8162Z72C

209焊球BGA

商用温度

工业级温度

特点

NBT （无总线转左右）功能，允许零等待

读 - 写 - 读总线利用率;引脚完全兼容

无论流水线和流经NtRAM ， NOBL 和

ZBT SRAM的

2.5 V或3.3 V +10 ％ / - 10 ％，核心供电

2.5 V或3.3 V的I / O供电

用户可配置的管道和流通过模式

ZQ模式引脚为用户可选的高/低输出驱动器

IEEE 1149.1 JTAG兼容的边界扫描

LBO引脚的直线或交错突发模式

用2M ， 4M ， 8M和设备的引脚兼容

字节写操作（ 9位字节）

3芯片使能轻松深度扩展信号

ZZ引脚自动断电

JEDEC标准的209焊球BGA封装

18MB流水线和流量通过

同步NBT SRAM

200兆赫， 133兆赫

2.5 V或3.3 V V

DD

2.5 V或3.3 V的I / O

因为它是一种同步装置，地址，数据输入，并

读/写控制输入端上捕获的上升沿

输入时钟。突发顺序控制（ LBO）必须连接到电源

铁路正常运行。异步输入包括

休眠模式使能（ ZZ ）和输出使能。输出使能

用于改写输出的同步控制

司机把RAM的输出驱动器关闭，在任何时候。

写周期是内部自定时的由上升开始

在时钟输入的边缘。这个特性消除了复杂的场外

通过异步SRAM芯片所需的写入脉冲的产生

并简化了输入信号的定时。

该GS8162Z72C可以通过操作在用户配置

管道或流通过模式。操作为流水线

同步装置中，除了上升沿触发

注册了捕获输入信号，该设备采用了

上升沿触发输出寄存器。对于读周期，流水线

SRAM的输出数据由边沿触发临时存储

在访问周期内输出寄存器，然后被释放到

输出驱动器，时钟的下一个上升沿。

该GS8162Z72C与GSI的实现高

高性能的CMOS技术，是在一个JEDEC-可用

标准的209焊球BGA封装。

功能说明

该GS8162Z72C是18Mbit的同步静态SRAM 。

GSI的NBT SRAM的，像ZBT ， NtRAM ， NOBL或其他

流水线的读/双晚写或流经读/单

后期写的SRAM ，允许使用所有可用总线

带宽不再需要插入取消选择周期

当设备从切换的读写周期。

参数简介

-200

管道

3-1-1-1

3.3 V

2.5 V

流经

2-1-1-1

3.3 V

2.5 V

t

KQ

TCYCLE

CURR （ X72 ）

t

KQ

TCYCLE

CURR （ X72 ）

3.0

5.0

350

335

6.5

225

-166

3.4

6.0

300

290

7.0

115

-150

3.8

6.7

270

260

7.5

210

-133

4.0

7.5

245

235

8.5

185

单位

ns

mA

ns

mA

冯： 2.22 11/2005

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1999 ， GSI技术

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

GS8162Z72C

GS8162Z72垫出209焊球BGA -顶视图（ C组）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

W

转10

DQG

DQPG

DQC

NC

DQH

DQPd

DQD

2

DQG

DQPc

DQC

NC

DQH

DQPH

DQD

3

A

BC

BH

V

SS

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

CK

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

V

SS

NC

A

TMS

4

E2

BG

BD

NC

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

NC

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

NC

A

TDI

5

A

NC

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

NC

A

6

ADV

W

E1

G

V

DD

ZQ

MCH

MCL

MCH

MCL

FT

MCL

MCH

ZZ

V

DD

LBO

A

A1

A0

7

A

NC

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

V

SS

V

DD

PE

NC

A

8

E3

BB

BE

NC

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

NC

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

NC

A

TDO

9

A

BF

BA

V

SS

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

NC

V

DDQ

V

SS

V

DDQ

V

SS

V

DDQ

V

SS

NC

A

TCK

10

DQB

DQPF

DQF

NC

DQA

DQPa

DQE

11

DQB

DQPb

DQF

NC

DQA

DQPE

DQE

11× 19焊球BGA- 14× 22毫米

2

身体1毫米凸块间距

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GS8162Z72C

GS8162Z72 BGA引脚说明

符号

A

0

, A

1

An

DQ

A

DQ

B

DQ

C

DQ

D

DQ

E

DQ

F

DQ

G

DQ

H

B

A

, B

B

, B

C

,B

D,

B

E

, B

F

,

B

G

,B

H

NC

CK

W

E

1,

E

3

E

2

G

ZZ

FT

LBO

MCH

MCL

PE

ADV

ZQ

TMS

TDI

TDO

TCK

V

DD

V

SS

V

DDQ

I

O

I

TYPE

I

描述

地址域的LSB和地址计数器的预置输入

地址输入

I / O

数据输入和输出引脚

I

—

I

字节写使能为DQ

A

， DQ

B

， DQ

C

， DQ

D,

DQ

E

,

DQ

F

， DQ

G

， DQ

H

的I / O ;低电平有效

无连接

时钟输入信号;高电平有效

写使能。将所有启用的字节;低电平有效

芯片使能;低电平有效

芯片使能;高电平有效

输出使能;低电平有效

睡眠模式控制;高电平有效

流过管道或方式;低电平有效

线性突发顺序模式;低电平有效

必须连接高

必须连接低

奇偶校验位使能;低电平有效（高= 64模式，低= X72模式）

突发地址计数器提前实现;高电平有效

FLXDrive输出阻抗控制

（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）

扫描测试模式选择

扫描测试数据

扫描测试数据输出

扫描测试时钟

核心供电

I / O和核心地

输出驱动器电源

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GS8162Z72C

功能细节

时钟

时钟的无效置到达RAM中的内部电路使能（ CKE ）输入块的时钟输入。它可用于

暂停RAM的操作。如果不遵守时钟使能建立或保持要求，将导致运行不稳定。

管道模式读取和写入操作

所有输入（除输出允许，线性突发顺序和休眠）的同步时钟的上升沿。单曲循环

读取和写入操作必须使用前进/负载引脚（ ADV ）启动保持为低电平，以加载新的地址。设备

激活是通过确认所有三个芯片使能输入完成（E

1

, E

2,

与ê

3

）。的使能任一项的无效

输入将停用的设备。

字节写真值表

功能

读

写字节A

写字节B

写字节

写字节ê

写字节F

写字节克

写字节

写的所有字节

GW

H

L

BW

H

L

X

BA

X

H

L

H

L

X

BB

X

H

L

H

L

X

BC

X

H

L

H

L

X

BD

X

H

L

H

L

X

BE

X

H

L

H

L

H

L

X

BF

X

H

L

H

L

H

L

X

BG

X

H

L

H

L

H

L

X

BH

X

H

L

H

L

X

笔记

1

2, 3

2, 3, 4

注意事项：

1.所有字节输出活跃在读周期，无论字节的状态写使能输入。

2.字节写使能输入B

A

, B

B

, B

C

, B

D

, B

E

, B

F

, B

G

和/或乙

H

可用于与体重的任意组合来编写一个或多个字节。

3.所有字节的I / O保持高阻时所有的写操作，无论字节的状态写使能输入。

4.字节的“E” ，“F” ， “G”和“H”，仅适用于X72的版本。

开始读操作时，同时满足下列条件时时钟的上升沿： CKE为低电平时，所有三个

芯片启用（E

1

, E

2,

与ê

3

）是活动的，写使能输入信号W被拉高高， ADV为低电平。地址

呈现给所述地址输入锁存到地址寄存器，并提交给存储器核心和控制逻辑。控制

逻辑确定读访问过程中，允许所请求的数据传播到输出寄存器的输入端。在

时钟的下一个上升沿的读数据被允许通过输出寄存器和到输出引脚传播。

发生写操作时，所选择的RAM ， CKE处于活动状态，并且写输入采样为低电平，在时钟的上升沿。

字节写使能输入（B

A

, B

B

, B

C,

和B

D

）确定哪个字节将被写入。全或无可能被激活。写

周期没有活动字节写入输入一个空操作周期。流水线NBT SRAM提供双晚写功能，

相匹配的写命令与数据管道长度为2个周期的读命令与数据管道长度（ 2次）。在

时钟的第一个上升沿，启用，写，写字节（ s）和地址注册。该数据在与该地址相关联的是

在时钟的第三个上升边缘必需的。

冯： 2.22 11/2005

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1999 ， GSI技术

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GS8162Z72C

流经模式读取和写入操作

在RAM中的流通过模式的操作非常相似，在流水线模式操作。一个读周期和激活

利用突发地址计数器是相同的。在流模式下通过该设备可能会开始后立即驶出新数据

新地址被读入内存，而不是拿着新的数据，直到下（第二）的时钟边沿。因此，在流

通过模式读取管道比管道模式一个周期更短。

写操作开始以相同的方式，但是不同之处在于，写入管道是一个周期更短的为好，保持能力

把从读总线写入不插入任何死循环。而流水线NBT的RAM实现双晚

写在协议流通过模式单一后期写的协议模式被观察到。因此，在通过流模式，地址

和控制被登记在时钟和数据的第一个上升沿在需要在数据输入引脚处的第二个上升沿

时钟。

冯： 2.22 11/2005

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1999 ， GSI技术

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GS8162Z18(B/D)/GS8162Z36(B/D)/GS8162Z72(C)

119 ， 165 ， 209 & BGA

商用温度

工业级温度

特点

NBT （无总线转左右）功能，允许零等待

读 - 写 - 读总线利用率;引脚完全兼容

无论流水线和流经NtRAM ， NOBL 和

ZBT SRAM的

2.5 V或3.3 V +10 ％ / - 10 ％，核心供电

2.5 V或3.3 V的I / O供电

用户可配置的管道和流通过模式

ZQ模式引脚为用户可选的高/低输出驱动器

IEEE 1149.1 JTAG兼容的边界扫描

LBO引脚的直线或交错突发模式

用2M ， 4M ， 8M和设备的引脚兼容

字节写操作（ 9位字节）

3芯片使能轻松深度扩展信号

ZZ引脚自动断电

JEDEC标准119- ， 165-或209焊球BGA封装

18MB流水线和流量通过

同步NBT SRAM

250兆赫， 133兆赫2.5

V或3.3 V V

DD

2.5 V或3.3 V的I / O

sp

ec

if

is

ICA

TI

该GS8162Z18 （B / D） / 36 （B / D） / 72 （C ）是18Mbit

同步静态SRAM 。 GSI的NBT SRAM的，像ZBT ，

NtRAM ， NOBL或其他流水线读/双晚写或

流经读/单后写的SRAM ，允许利用

所有可用的总线带宽，通过消除需要插入

取消选择周期时，该设备是从读切换到写

周期。

参数简介

-250 -225 -200 -166 -150 -133单位

2.5

4.0

280

330

不适用

275

320

不适用

5.5

175

200

不适用

175

200

不适用

2.7

4.4

255

300

不适用

250

295

不适用

6.0

165

190

不适用

165

190

不适用

3.0

5.0

230

270

350

230

265

335

6.5

160

180

225

160

180

225

3.4

6.0

200

230

300

195

225

290

7.0

150

170

115

150

170

115

3.8

6.7

185

215

270

180

210

260

7.5

145

165

210

145

165

210

4.0

7.5

165

190

245

165

185

235

8.5

135

150

185

135

150

185

ns

mA

ns

mA

管道

3-1-1-1

t

KQ

TCYCLE

in

th

rt

s

3.3 V

CURR （ X18 ）

CURR （ X36 ）

CURR （ X72 ）

CURR （ X18 ）

CURR （ X36 ）

CURR （ X72 ）

t

KQ

TCYCLE

CURR （ X18 ）

CURR （ X36 ）

CURR （ X72 ）

CURR （ X18 ）

CURR （ X36 ）

CURR （ X72 ）

pa

2.5 V

溢流

通过

2-1-1-1

3.3 V

Th

e

x1

8a

nd

x3

6

2.5 V

冯： 2.21 11/2004

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n

ar

eN

ot

功能说明

该GS8162Z18 （B / D） / 36 （B / D） / 72 （C ）可以通过配置

用户可以工作在管道或流过的模式。

操作为流水线同步装置中，除了

上升沿触发寄存器捕获输入信号，

器件集成了一个上升沿触发输出寄存器。为

读周期，流水线SRAM的输出数据暂时存储

由接入周期中的边沿触发的输出寄存器

然后释放到输出驱动器的下一次上升边缘

时钟。

该GS8162Z18 （B / D） / 36 （B / D） / 72 （ C）与实现

GSI的高性能CMOS技术，是可

一个JEDEC标准的119焊球（ X18 & X36 ）， 165焊球（ X18 &

X36 ），或209焊球（ X72 ） BGA封装。

Re

co

m

en

d

因为它是一种同步装置，地址，数据输入，并

读/写控制输入端上捕获的上升沿

输入时钟。突发顺序控制（ LBO）必须连接到电源

铁路正常运行。异步输入包括

休眠模式使能（ ZZ ）和输出使能。输出使能

用于改写输出的同步控制

司机把RAM的输出驱动器关闭，在任何时候。

写周期是内部自定时的由上升开始

在时钟输入的边缘。这个特性消除了复杂的场外

通过异步SRAM芯片所需的写入脉冲的产生

并简化了输入信号的定时。

ed

fo

rN

ew

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

De

SIG

n

1999 ， GSI技术

.

GS8162Z18(B/D)/GS8162Z36(B/D)/GS8162Z72(C)

GS8162Z72垫出209焊球BGA -顶视图（ C组）

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

W

转10

DQG

DQPG

DQC

NC

DQH

DQPd

DQD

2

DQG

DQPc

DQC

NC

DQH

DQPH

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A

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V

SS

V

DDQ

V

SS

V

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V

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DDQ

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V

SS

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V

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5

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NC

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V

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V

DD

V

SS

6

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W

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G

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DD

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MCH

MCL

MCH

MCL

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A

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V

DD

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SS

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E3

BB

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NC

V

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V

SS

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A

BF

BA

10

DQB

11

DQB

DQPb

DQF

NC

DQA

DQPE

DQE

fo

rN

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TI

V

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TMS

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A

TDI

11× 19焊球BGA- 14× 22毫米

2

身体1毫米凸块间距

冯： 2.21 11/2004

Th

e

x1

8a

nd

x3

6

pa

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规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

De

SIG

n

DQB

DQPF

DQF

NC

DQA

DQPa

DQE

1999 ， GSI技术

.

GS8162Z18(B/D)/GS8162Z36(B/D)/GS8162Z72(C)

GS8162Z72 BGA引脚说明

符号

A

0

, A

1

An

DQ

A

DQ

B

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E

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FT

LBO

MCH

MCL

PE

ADV

ZQ

TMS

TDI

TDO

TCK

V

DD

V

SS

I

TYPE

I

描述

地址域的LSB和地址计数器的预置输入

地址输入

I

写使能。将所有启用的字节;低电平有效

芯片使能;低电平有效

芯片使能;高电平有效

ICA

TI

n

sp

ec

if

奇偶校验位使能;低电平有效（高= X16 / 32模式，低= X18 / 36模式）

突发地址计数器提前实现;高电平有效

is

pa

I

rt

s

I

O

I

in

FLXDrive输出阻抗控制

（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）

扫描测试模式选择

扫描测试数据

扫描测试数据输出

扫描测试时钟

核心供电

I / O和核心地

输出驱动器电源

V

DDQ

冯： 2.21 11/2004

Th

e

x1

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nd

x3

6

th

3/38

ar

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ot

输出使能;低电平有效

睡眠模式控制;高电平有效

流过管道或方式;低电平有效

线性突发顺序模式;低电平有效

必须连接高

必须连接低

Re

co

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I

时钟输入信号;高电平有效

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无连接

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字节写使能为DQ

A

， DQ

B

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C

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D,

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DQ

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， DQ

G

， DQ

H

的I / O ;低电平有效

ed

fo

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1999 ， GSI技术

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

ew

I / O

数据输入和输出引脚

De

SIG

n

.

GS8162Z18(B/D)/GS8162Z36(B/D)/GS8162Z72(C)

165焊球BGA - X18黎民I / O -顶视图（ D组）

1

A

B

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D

E

F

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H

J

K

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V

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冯： 2.21 11/2004

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e

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8a

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x3

6

rt

s

11 ×15焊球BGA - 13毫米×15毫米机身， 1.0毫米凸块间距

4/38

1999 ， GSI技术

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

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B

C

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N

P

R

GS8162Z18(B/D)/GS8162Z36(B/D)/GS8162Z72(C)

165焊球BGA - X36通用I / O -顶视图（ D组）

1

A

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冯： 2.21 11/2004

Th

e

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8a

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6

rt

s

11 ×15焊球BGA - 13毫米×15毫米机身， 1.0毫米凸块间距

5/38

1999 ， GSI技术

规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。

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