初步
GS816272CC-333/300/250/200/150
209焊球BGA
商用温度
工业级温度
特点
FT引脚为用户配置或通过管道操作流程
单/双循环取消选择
IEEE 1149.1 JTAG兼容的边界扫描
ZQ模式引脚为用户可选的高/低输出驱动器
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为SCD X18 / X36交错管道模式
字节写（ BW）和/或全局写（ GW ）的操作
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的209焊球BGA封装
无铅209焊球BGA封装
256K X 72
18MB S / DCD同步突发静态存储器
流经/管道读取
333兆赫， 150兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
的数据输出寄存器中的功能可以由用户来控制
通过FT模式。抱着FT模式引脚为低电平放置在RAM
流通过模式下，使输出的数据绕过数据输出
注册。控股FT高处的RAM中的管道模式，
激活的上升沿触发的数据输出寄存器。
SCD和DCD流水线读
该GS816272CC是SCD （单周期取消）和DCD （双
循环取消）流水线同步SRAM 。 DCD静态存储器
管道禁用命令到相同程度的读命令。
SCD的SRAM管道命令取消一个阶段比读少
命令。 SCD的RAM立即开始关闭其输出
之后，取消选择命令已被捕获在所述输入寄存器。
DCD的RAM保存取消命令一个完整的周期，然后
开始只是之后的第二个上升沿关闭它们的输出
时钟。用户可以配置该SRAM用于任一模式
操作使用SCD模输入。
功能说明
应用
该GS816272CC是18874368位高性能
同步SRAM与一个2位的猝发地址计数器。虽然一
键入最初开发的2级缓存的应用程序支持
高性能的CPU ，该装置现在发现应用
同步SRAM应用，从DSP总店
网络芯片组的支持。
地址，数据I / O的芯片使能（E1） ，地址脉冲串控制输入
（ ADSP ， ADSC ， ADV ） ，写控制输入（ BX， BW ， GW）是
同步并通过一个正边沿触发的时钟控制
输入端（ CK） 。输出使能（ G）和断电控制（ ZZ ）是
异步输入。突发周期可以与任何ADSP启动
或ADSC输入。在连拍模式下，后续的突发地址
内部产生的并通过ADV控制。突发地址
计数器可以被配置的线性或交织顺序来算
与线性突发顺序（ LBO ）的输入。连拍功能不需要
被使用。新的地址可以在每个周期装载不
退化的芯片性能。
字节写和全局写
通过使用字节写使能（ BW ）进行字节写操作
输入与一个或多个单独的字节的写信号（ Bx的） 。
此外，全局写（ GW ）是可用于写入所有字节在同一
时，无论该字节写入控制输入。
FLXDrive
该ZQ引脚允许高驱动能力（ ZQ低电平）之间的选择
多点总线的应用程序和正常的驱动强度（ ZQ或浮动
高）点至点应用。看到输出驱动器
特性图表的详细信息。
控制
睡眠模式
低功耗（休眠模式）通过断言实现（高）的
在ZZ信号，或者通过停止时钟（CK） 。存储器数据将被保留
在休眠模式下。
核心和接口电压
在GS816272CC工作在2.5 V或3.3 V电源。所有
输入的3.3 V和2.5 V兼容。单独的输出电源（V
DDQ
)
引脚用于分离与内部电路输出噪声和
在3.3 V和2.5 V兼容。
参数简介
-333
管道
3-1-1-1
流经
2-1-1-1
t
KQ
TCYCLE
CURR
t
KQ
TCYCLE
CURR
2.8
3.0
545
4.5
4.5
380
-300
2.8
3.3
495
5.0
5.0
345
-250
3.0
4.0
425
5.5
5.5
315
-200
3.0
5.0
345
6.5
6.5
275
-150
3.8
6.7
270
7.5
7.5
250
单位
ns
ns
mA
ns
ns
mA
冯： 1.01 2/2005
1/31
2004年， GSI技术
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GS816272CC-333/300/250/200/150
GS816272C垫出209焊球BGA -顶视图（ C组）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
转10
DQG
DQG
DQG
DQG
DQPG
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPd
DQD
DQD
DQD
DQD
2
DQG
DQG
DQG
DQG
DQPc
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPH
DQD
DQD
DQD
DQD
3
A
BC
BH
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
BG
BD
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
ADSP
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
6
ADSC
B
E1
G
V
DD
ZQ
MCH
MCL
MCL
MCL
FT
MCL
SCD
ZZ
V
DD
LBO
A
A1
A0
7
ADV
A
NC
GW
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
8
E3
BB
BE
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
BF
BA
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQPF
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPa
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQPb
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPE
DQE
DQE
DQE
DQE
11× 19焊球BGA- 14× 22毫米
2
身体1毫米凸块间距
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GS816272C BGA引脚说明
符号
A
0
, A
1
A
DQ
A
DQ
B
DQ
C
DQ
D
DQ
E
DQ
F
DQ
G
DQ
H
B
A
, B
B
, B
C
,B
D,
B
E
, B
F
, B
G
,B
H
NC
CK
GW
E
1,
E
3
E
2
G
ADV
ADSP ， ADSC
ZZ
FT
LBO
SCD
MCH
MCL
BW
ZQ
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
BPR1999.05.18
I
I
I
I
O
I
I
I
I
TYPE
I
I
描述
地址字段的LSB和地址计数器预置输入。
地址输入
I / O
数据输入和输出引脚
I
—
I
I
I
I
I
I
I
I
I
I
I
I
字节写使能为DQ
A
， DQ
B
， DQ
C
， DQ
D,
DQ
E
,
DQ
F
， DQ
G
， DQ
H
的I / O ;低电平有效
无连接
时钟输入信号;高电平有效
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
芯片使能;高电平有效
输出使能;低电平有效
突发地址计数器提前实现;低电平有效
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
单周期取消/双循环取消模态控制
必须连接高
必须连接低
字节使能;低电平有效
FLXDrive输出阻抗控制
（低=低阻抗[高驱动器] ，高=高阻抗[低驱动器] ）
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
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GS816272CC-333/300/250/200/150
GS816272C框图
注册
A0–An
D
Q
A0
D0
A1
Q0
D1
Q1
计数器
负载
A0
A1
A
LBO
ADV
CK
ADSC
ADSP
GW
BW
B
A
注册
内存
ARRAY
Q
D
Q
36
D
36
注册
D
B
B
Q
4
注册
D
B
C
Q
Q
注册
D
注册
Q
注册
D
D
B
D
Q
注册
D
Q
36
36
注册
E
1
E
3
E
2
D
Q
36
注册
D
Q
FT
G
掉电
控制
36
ZZ
SCD
DQx1–DQx9
注：图中所示为简单起见，只有X36版本。
冯： 1.01 2/2005
4/31
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GS816272CC-333/300/250/200/150
模式引脚功能
模式名称
突发订单控制
掉电控制
单/双周期取消控制
FLXDrive输出阻抗控制
针
名字
LBO
ZZ
SCD
ZQ
状态
L
H
L或NC
H
L
H或NC
L
H或NC
功能
线性突发
交错突发
活跃
待机情况下，我
DD
= I
SB
双循环取消
单周期DESELECT
高驱动（低阻抗）
低驱动（高阻）
注意：
上有ZQ ， SCD ，和FT销和在ZZ引脚的下拉器件上拉器件，所以这些输入引脚可以是未连接的，并在
芯片将在默认状态操作为在上述表中指定。
突发计数器序列
线性突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
交错突发序列
A[1:0] A[1:0] A[1:0] A[1:0]
第一个地址
第二个地址
3地址
第四地址
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
注意：
突发柜台换到初始五号时钟状态。
注意：
突发柜台换到初始五号时钟状态。
BPR 1999年5月18日
冯： 1.01 2/2005
5/31
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