初步
GS816218/36BB
119 - 凹凸BGA
商用温度
工业级温度
特点
FT引脚为用户配置或通过管道操作流程
单/双循环取消选择
IEEE 1149.1 JTAG兼容的边界扫描
ZQ模式引脚为用户可选的高/低输出驱动器
2.5 V或3.3 V +10 ％ / - 10 ％，核心供电
LBO引脚的直线或交错突发模式
在模式引脚内部输入电阻允许浮动模式引脚
默认为SCD X18 / X36交错管道模式
字节写（ BW）和/或全局写（ GW ）的操作
内部自定时写周期
用于便携式应用的自动断电
JEDEC标准的119焊球BGA封装
1M ×18 ， 512K ×36
18MB S / DCD同步突发静态存储器
流经/管道读取
250兆赫， 150兆赫
2.5 V或3.3 V V
DD
2.5 V或3.3 V的I / O
的数据输出寄存器中的功能可以由用户来控制
通过FT模式。抱着FT模式引脚为低电平放置在RAM
流通过模式下，使输出的数据绕过数据输出
注册。控股FT高处的RAM中的管道模式，
激活的上升沿触发的数据输出寄存器。
SCD和DCD流水线读
该GS816218 / 36BB是SCD （单周期取消）和DCD
（双循环取消）流水线同步SRAM 。 DCD静态存储器
管道禁用命令到相同程度的读命令。
SCD的SRAM管道命令取消一个阶段比读少
命令。 SCD的RAM立即开始关闭其输出
之后，取消选择命令已被捕获在所述输入寄存器。
DCD的RAM保存取消命令一个完整的周期，然后
开始只是之后的第二个上升沿关闭它们的输出
时钟。用户可以配置该SRAM用于任一模式
操作使用SCD模输入。
功能说明
应用
该GS816218 / 36BB是18874368位高性能
同步SRAM与一个2位的猝发地址计数器。虽然一
键入最初开发的2级缓存的应用程序支持
高性能的CPU ，该装置现在发现应用
同步SRAM应用，从DSP总店
网络芯片组的支持。
地址，数据I / O的芯片使能（E1） ，地址脉冲串控制输入
（ ADSP ， ADSC ， ADV ） ，写控制输入（ BX， BW ， GW）是
同步并通过一个正边沿触发的时钟控制
输入端（ CK） 。输出使能（ G）和断电控制（ ZZ ）是
异步输入。突发周期可以与任何ADSP启动
或ADSC输入。在连拍模式下，后续的突发地址
内部产生的并通过ADV控制。突发地址
计数器可以被配置的线性或交织顺序来算
与线性突发顺序（ LBO ）的输入。连拍功能不需要
被使用。新的地址可以在每个周期装载不
退化的芯片性能。
字节写和全局写
通过使用字节写使能（ BW ）进行字节写操作
输入与一个或多个单独的字节的写信号（ Bx的） 。
此外，全局写（ GW ）是可用于写入所有字节在同一
时，无论该字节写入控制输入。
控制
FLXDrive
该ZQ引脚允许高驱动能力（ ZQ低电平）之间的选择
多点总线的应用程序和正常的驱动强度（ ZQ或浮动
高）点至点应用。看到输出驱动器
特性图表的详细信息。
睡眠模式
低功耗（休眠模式）通过断言实现（高）的
在ZZ信号，或者通过停止时钟（CK） 。存储器数据将被保留
在休眠模式下。
核心和接口电压
该GS816218 / 36BB工作在2.5 V或3.3 V电源。所有
输入的3.3 V和2.5 V兼容。单独的输出电源（V
DDQ
)
引脚用于分离与内部电路输出噪声和
在3.3 V和2.5 V兼容。
参数简介
-250
管道
3-1-1-1
t
KQ
TCYCLE
CURR （ X18 ）
CURR （ X36 ）
t
KQ
TCYCLE
CURR （ X18 ）
CURR （ X36 ）
2.5
4.0
280
330
5.5
5.5
210
240
-200
3.0
5.0
230
270
6.5
6.5
185
205
-150
3.8
6.7
185
210
7.5
7.5
170
190
单位
ns
ns
mA
mA
ns
ns
mA
mA
流经
2-1-1-1
启： 1.0 9/2004
1/31
2004年， GSI技术
规格援引如有更改，恕不另行通知。对于最新的文档，请参见http://www.gsitechnology.com 。
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GS816218/36BB
GS816236B垫出119焊球BGA -顶视图（ B包）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D1
DQ
D2
V
DDQ
DQ
D3
DQ
D4
NC
NC
V
DDQ
2
A
A
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D5
DQ
D6
DQ
D7
DQ
D8
DQ
D9
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
B
C
V
SS
NC
V
SS
B
D
V
SS
V
SS
V
SS
LBO
A
TDI
4
ADSP
ADSC
V
DD
ZQ
E
1
G
ADV
GW
V
DD
CK
SCD
BW
A
1
A
0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
B
B
V
SS
NC
V
SS
B
A
V
SS
V
SS
V
SS
FT
A
TDO
6
A
A
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
启： 1.0 9/2004
2/31
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GS816218/36BB
GS816218B垫出119焊球BGA -顶视图（ B包）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
B
NC
V
DDQ
NC
DQ
B
V
DDQ
NC
DQ
B
V
DDQ
DQ
B
NC
NC
NC
V
DDQ
2
A
A
A
NC
DQ
B
NC
DQ
B
NC
V
DD
DQ
B
NC
DQ
B
NC
DQP
B
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
B
B
V
SS
NC
V
SS
NC
V
SS
V
SS
V
SS
LBO
A
TDI
4
ADSP
ADSC
V
DD
ZQ
E
1
G
ADV
GW
V
DD
CK
SCD
BW
A
1
A
0
V
DD
NC
TCK
5
A
A
A
V
SS
V
SS
V
SS
NC
V
SS
NC
V
SS
B
A
V
SS
V
SS
V
SS
FT
A
TDO
6
A
A
A
DQP
A
NC
DQ
A
NC
DQ
A
V
DD
NC
DQ
A
NC
DQ
A
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQ
A
V
DDQ
DQ
A
NC
V
DDQ
DQ
A
NC
V
DDQ
NC
DQ
A
NC
ZZ
V
DDQ
BPR1999.05.18
启： 1.0 9/2004
3/31
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GS816218/36BB
GS816218 / 36B BGA引脚说明
符号
A
0
, A
1
A
DQ
A
DQ
B
DQ
C
DQ
D
B
A
, B
B
, B
C
, B
D
NC
CK
BW
GW
E
1
G
ADV
ADSP ， ADSC
ZZ
FT
LBO
ZQ
SCD
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
TYPE
I
I
I / O
I
—
I
I
I
I
I
I
I
I
I
I
I
I
I
I
O
I
I
I
I
描述
地址域的LSB和地址计数器的预置输入
地址输入
数据输入和输出引脚
字节写使能为DQ
A
， DQ
B
， DQ
C
， DQ
D
的I / O ;低电平有效
无连接
时钟输入信号;高电平有效
字节写，将所有启用的字节;低电平有效
全局写使能，将所有字节;低电平有效
芯片使能;低电平有效
输出使能;低电平有效
突发地址计数器提前实现;低电平有效
地址选通（处理器，高速缓存控制器） ;低电平有效
睡眠模式控制;高电平有效
流过管道或方式;低电平有效
线性突发顺序模式;低电平有效
FLXDrive输出阻抗控制（低=低阻抗[高驱动器] ，高=高阻抗[低
驱动器] ）
单周期取消/双Cyle取消模式控制
扫描测试模式选择
扫描测试数据
扫描测试数据输出
扫描测试时钟
核心供电
I / O和核心地
输出驱动器电源
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4/31
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GS816218/36BB
GS816218 / 36B框图
注册
A0–An
D
Q
A0
D0
A1
Q0
D1
Q1
计数器
负载
A0
A1
A
LBO
ADV
CK
ADSC
ADSP
GW
BW
B
A
注册
内存
ARRAY
Q
D
Q
36
D
36
注册
D
B
B
Q
4
注册
D
B
C
Q
Q
注册
D
注册
Q
注册
D
D
B
D
Q
注册
D
Q
36
36
E
1
注册
D
Q
36
注册
D
Q
FT
G
掉电
控制
36
ZZ
SCD
DQx1–DQx9
注：图中所示为简单起见，只有X36版本。
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