16Mx72位
PC100 / PC133 SDRAM DIMM注册
基于8Mx8 SDRAM与LVTTL ， 4银行& 4K刷新
GMM27316230ETG
描述
该GMM27316230ETG是16M X 72bits
同步动态RAM模块
它装配18枚16M X 4位
在54引脚TSOP II ， 2同步DRAM
16位片注册的48引脚TSSOP封装，
在24引脚SOP一个时钟分配PLL和
1 2048位EEPROM的8引脚TSSOP
安装在一个168引脚的印刷电路封装
板去耦电容。该
GMM27316230ETG的优化
应用到所要求的系统
高密度，大容量的诸如主
在计算机和图像存储器
存储器系统，以及其他的哪个是
要求紧凑的尺寸。
该GMM27316230ETG提供了常见的
数据输入和输出。
GMM27316230ETG
（双面）
特点
* PC133 / PC100 / PC66兼容
-7(143MHz)/-75(133MHz)/-8(125MHz)
-7K(PC100,2-2-2)/-7J(PC100,3-2-2)
* 3.3V
±
0.3V电源
*最大时钟频率
100/125/133/143 MHz的
* LVTTL接口
*突发的读/写操作和突发读取/
单一写操作的能力
*可编程的突发长度;
1 ， 2 ， 4 ， 8 ，全页
*可编程的突发序列
顺序/交错
*全页突发长度的能力
顺序突发
突发停止功能
*可编程CAS延时; 2,3
* CKE断电模式
*输入/输出数据屏蔽
* 4096刷新周期/ 64ms的
*自动刷新/自刷新功能
*串行存在检测与EEPROM
引脚名称
CK0 ， 1 ，2，3
CKE0
S0, 2
RAS
CAS
WE
A0 ~ A11
BA0,1
雷杰
DQ0 63
CB0 7
DQMB0 7
V
CC
V
SS
NC
V
REF
SDA
SCL
SA0 2
WP
DU
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
银行地址输入
注册启用
数据输入/输出
校验位
数据输入/输出面膜
电源内部电路
地上的内部电路
无连接
电源为参考
串行数据输入/输出
串行时钟
地址在EEPROM
写保护的SPD
不要使用
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
修订版1.1 / Apr.01
-1-
GMM27316230ETG
框图
S0
DQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CB0
CB1
CB2
CB3
S2
DQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ0 DQM CS
DQ1
U7
DQ2
DQ3
DQ0 DQM CS
DQ1
U8
DQ2
DQ3
DQ0 DQM CS
DQ1
U5
DQ2
DQ3
DQ0 DQM CS
DQ1
U6
DQ2
DQ3
CK0
12pF
DQMB4
DQ0 DQM CS
DQ1
U0
DQ2
DQ3
DQ0 DQM CS
DQ1
U1
DQ2
DQ3
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQMB5
DQ0 DQM CS
DQ1
U2
DQ2
DQ3
DQ0 DQM CS
DQ1
U3
DQ2
DQ3
DQ0 DQM CS
DQ1
U4
DQ2
DQ3
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
CB4
CB5
CB6
CB7
DQ0 DQM CS
DQ1
U11
DQ2
DQ3
DQ0 DQM CS
DQ1
U12
DQ2
DQ3
DQ0 DQM CS
DQ1
U13
DQ2
DQ3
DQ52
DQ53
DQ54
DQ55
DQMB7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ0 DQM CS
DQ1
U16
DQ2
DQ3
DQ0 DQM CS
DQ1
U17
DQ2
DQ3
DQ0 DQM CS
DQ1
U15
DQ2
DQ3
DQ0 DQM CS
DQ1
U9
DQ2
DQ3
DQ0 DQM CS
DQ1
U10
DQ2
DQ3
DQMB6
DQ48
DQ49
DQ50
DQ51
DQ0 DQM CS
DQ1
U14
DQ2
DQ3
PLL
3 SDRAM的
3 SDRAM的
3 SDRAM的
3 SDRAM的
3 SDRAM的
3 SDRAM的
2寄存器
A0 A11 ， BA0,1
RAS
CAS
CKE0 ， DQMB0 7
WE
S0,2
PCK
雷杰
12pF
注册
U0 - U17
U0 - U17
U0 - U17
U0 - U17
U0 - U17
U0 - U17
10kohm
VCC
10ohm
CK1,2,3
SCL
V
CC
V
SS
修订版1.1 / Apr.01
电容
1 0.0022uF每SDRAM 1 0.22uF
串行PD
A0
A1
WP
A2
SDA
VSS
47kohm
U0 ~ U17
U0 ~ U17
SA0 SA1 SA2
-3-
GMM27316230ETG
引脚说明
引脚名称
CK0 ， 1 ，2，3
（输入引脚）
CKE0
（输入引脚）
描述
CK是主时钟输入到该引脚。的另一个输入信号是
在CK上升沿简称。
该引脚确定下一CK是否是有效的。如果CKE是
高，接下来的CK上升沿是有效的。如果CKE是低电平，下一个对照
上升沿无效。该引脚用于掉电和时钟
挂起模式。
当S为低电平时，命令输入周期变为有效。当S是
高，所有的输入将被忽略。然而，内部操作（存储体激活，
脉冲串操作等）被保持。
虽然这些引脚名称相同的常规
DRAM中，它们的功能以不同的方式。这些引脚定义操作
命令（读，写等）取决于该组合的
电压电平。有关详细信息，请参阅命令操作部分。
行地址（ AX0到AX11 ）由A0在确定A11级
银行主动指挥CK周期的上升沿。列地址是
由A0在读决心A8级别或写命令周期CK
上升沿。这列地址变成突发存取开始
地址。 A10定义了预充电模式。当A10 =高在
预充电命令周期，两家银行预充电。但是，当A10 =
低的预充电命令周期，只有被选中的行
BA0预充电。
BA0,1是银行选择信号。如果BA0是低和BA1是高，银行0
选择。如果BA0是高和BA1是低，银行1被选中。如果是BA0
低和BA1是高，银行2被选中。如果BA0是高和BA1是
高，银行3被选中。
数据输入和输出，从这些引脚。这些引脚是相同的
那些的一个传统的DRAM 。数据不被锁存到寄存器中。
DQMB控制输入/输出缓冲器。
*读操作：如果DQMB为高，输出缓冲器变成高阻抗。
如果DQMB为低电平时，输出缓冲区变低-Z 。
*写操作：如果DQMB为高电平时，先前的数据被保持（即新数据
未写） 。如果DQMB为低时，数据被写入。
加上3.3V 。 （V
CC
是内部电路）
接地连接。 （V
SS
是内部电路）
如果雷杰输入为高电平，允许DIMM在`注册mode`操作。
如果雷杰输入为低电平时，允许将DIMM `缓冲mode`操作。
无连接引脚。
-4-
S0, 2
（输入引脚）
RAS ， CAS和WE
（输入引脚）
A0 ~ A11
（输入引脚）
BA0,1
（输入引脚）
DQ0 DQ63
CB0 CB7
（ I / O引脚）
DQMB0 DQMB7
（输入引脚）
V
CC
（电源引脚）
V
SS
（电源引脚）
雷杰
NC
修订版1.1 / Apr.01
GMM27316230ETG
绝对最大额定值
参数
任何引脚相对于V电压
SS
电源电压相对于V
SS
短路输出电流
功耗
工作温度
储存温度
注：1。对于V
S S
符号
V
T
V
CC
I
OUT
P
T
TOPR
TSTG
价值
-0.5 VCC + 0.5
（小于= 4.6 （最大） ）
-0.5到+4.6
50
1.0
0至+70
-55到+125
单位
V
V
mA
W
C
C
记
1
1
建议的直流工作条件（大= 0 + 70℃ ）
参数
电源电压
V
SS
, V
SSQ
输入高电压
输入低电压
注：1.所有的电压被称为V
SS
.
2. V
IH
（最大） = 5.6伏脉冲宽度
＆ LT ;?
3ns
3. V
IL
（分钟） = -2.0V脉冲宽度
＆ LT ;?
3ns
V
IH
V
IL
0
2.0
-0.3
0
Vcc+0.3
0.8
V
V
V
1, 2
1,3
符号
V
CC
, V
CCQ
民
3.0
最大
3.6
单位
V
记
1
注册DIMM操作
1.所有的控制和地址信号被登记在-DIMM的寄存器中，由一个周期，因此延迟了
到达的SDRAM 。但数据没有在登记册上登记。
2. CAS延迟时间定义了当一个READ指令登记在时钟上升沿来延迟
当从该读取命令中的数据变得可用时的输出。不要混淆DIMM
CAS等待时间与SDRAM的CAS等待时间是一个时钟以下。
修订版1.1 / Apr.01
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