【8Mx64位PC100 / PC133 SDRAM无缓冲DIMM基于8Mx8 SDRAM与LVTTL】,IC型号GMM2649233ETG-7K,GMM2649233ETG-7K PDF资料,GMM2649233ETG-7K经销商,ic,电子元器件-51电子网

8Mx64位

PC100 / PC133 SDRAM无缓冲DIMM

基于8Mx8 SDRAM与LVTTL ， 4银行& 4K刷新

GMM2649233ETG

描述

该GMM2649233ETG是8M X 64位

同步动态RAM模块

它装配8枚8M X 8位

在54引脚TSOP II同步DRAM

包和一个2048位的EEPROM中8PIN

安装在一个168引脚的TSSOP封装

与去耦的印刷电路板

电容器。该GMM2649233ETG是

用于施加到所述系统进行了优化它

需要高密度，大容量的

如计算机的主存储器和一个

图象存储器系统，以及其他的

这是要求紧凑的尺寸。

该GMM2649233ETG提供了常见的

数据输入和输出。

特点

* PC133 / PC100 / PC66兼容

-7(143MHz)/-75(133MHz)/-8(125MHz)

-7K(PC100,2-2-2),7J(PC100,3-2-2)

* 3.3V +/- 0.3V电源

*最大时钟频率

100/125/133/143 MHz的

* LVTTL接口

*突发的读/写操作和突发读取/

单一写操作的能力

*可编程的突发长度;

1 ， 2 ， 4 ， 8 ，全页

*可编程的突发序列

顺序/交错

*全页突发长度的能力

顺序突发

突发停止功能

*可编程CAS延时; 2,3

CKE断电模式

*输入/输出数据屏蔽

* 4096刷新周期/ 64ms的

*自动刷新/自刷新功能

*串行存在检测与EEPROM

GMM2649233ETG

（ -7K / 7J ）单端（ -10K ）双面

引脚名称

CK0 ， 1 ，2，3

CKE0

S0, 2

RAS

CAS

WE

A0 ~ A11

BA0,1

DQ0 63

DQMB0 7

V

CC

V

SS

NC

V

REF

SDA

SCL

SA0 2

DU

时钟输入

时钟使能

芯片选择

行地址选通

列地址选通

写使能

地址输入

银行地址输入

数据输入/输出

数据输入/输出面膜

电源内部电路

地上的内部电路

无连接

电源为参考

串行数据输入/输出

串行时钟

地址在EEPROM

不要使用

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何

负责使用说明电路。没有专利许可。

修订版1.1 / Apr.01

-1-

GMM2649233ETG

引脚配置

针

符号

针

符号

针

符号

针

符号

针

符号

针

符号

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

V

SS

DQ0

DQ1

DQ2

DQ3

V

CC

DQ4

DQ5

DQ6

DQ7

DQ8

V

SS

DQ9

DQ10

DQ11

DQ12

DQ13

V

CC

DQ14

DQ15

*CB0

*CB1

V

SS

NC

V

CC

WE

DQMB0

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56

DQMB1

S0

DU

V

SS

A0

A2

A4

A6

A8

A10/AP

BA1

V

CC

V

CC

CK0

V

SS

DU

S2

DQMB2

DQMB3

DU

V

CC

NC

*CB2

*CB3

V

SS

DQ16

DQ17

57

58

59

60

61

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

DQ18

DQ19

V

CC

DQ20

NC

*CKE1

V

SS

DQ21

DQ22

DQ23

V

SS

DQ24

DQ25

DQ26

DQ27

V

CC

DQ28

DQ29

DQ30

DQ31

V

SS

CK2

NC

WP

SDA

SCL

V

CC

85

86

87

88

89

91

92

93

94

95

96

97

98

99

100

101

102

103

104

105

106

107

108

109

110

111

V

SS

DQ32

DQ33

DQ34

DQ35

V

CC

DQ36

DQ37

DQ38

DQ39

DQ40

V

SS

DQ41

DQ42

DQ43

DQ44

DQ45

V

CC

DQ46

DQ47

*CB4

*CB5

V

SS

NC

V

CC

CAS

113 DQMB5 141

114

115

116

117

118

119

120

121

122

123

124

125

126

127

128

129

*S1

RAS

V

SS

A1

A3

A5

A7

A9

BA0

A11

V

CC

CK1

*A12

V

SS

CKE0

*S3

142

143

144

145

147

148

149

150

151

152

153

154

155

156

157

DQ50

DQ51

V

CC

DQ52

NC

V

SS

DQ53

DQ54

DQ55

V

SS

DQ56

DQ57

DQ58

DQ59

V

CC

DQ60

DQ61

DQ62

DQ63

V

SS

CK3

NC

SA0

SA1

SA2

V

CC

62 *V

REF

， NC 90

146 *V

REF

， NC

130 DQMB6 158

131 DQMB7 159

132

133

134

135

136

137

138

139

*A13

V

CC

NC

*CB6

*CB7

V

SS

DQ48

DQ49

160

161

162

163

164

165

166

167

168

112 DQMB4 140

*这些引脚没有这个模块中使用

修订版1.1 / Apr.01

-2-

GMM2649233ETG

框图（ -7K / -7J ）

S0

DQM0

DQ

0

1

2

3

4

5

6

7

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM4

DQ

32

33

34

35

36

37

38

39

DQM

DQ

0

1

2

3

4

5

6

7

CS

U0

U4

DQM1

DQ 8

DQ 9

DQ 10

DQ 11

DQ 12

DQ 13

DQ 14

DQ 15

S2

DQM2

DQ 16

DQ17

DQ 18

DQ 19

DQ 20

DQ 21

DQ 22

DQ 23

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM5

DQ

40

41

42

43

44

45

46

47

DQM

DQ

0

1

2

3

4

5

6

7

CS

U1

U5

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM6

DQ 48

DQ 49

DQ 50

DQ 51

DQ 52

DQ53

DQ 54

DQ 55

DQM

DQ

0

1

2

3

4

5

6

7

CS

U2

U6

DQM3

DQ 24

DQ25

DQ26

DQ 27

DQ 28

DQ 29

DQ 30

DQ 31

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM7

DQ

56

57

58

59

60

61

62

63

DQM

DQ

0

1

2

3

4

5

6

7

CS

U3

U7

A0 A11 ， BA0,1

RAS

CAS

CKE0

WE

U0 - U7

10ohm

CK0,2

10ohm

4 SDRAM的

CK1 ， 3

10pF

3.3 pF的

SCL

V

CC

V

SS

电容

1 0.33uF和每个每个SDRAM 1 0.1uF的

串行PD

A0

A1

WP

A2

SDA

VSS

47kohm

U0 ~ U7

SA0 SA1 SA2

修订版1.1 / Apr.01

-3-

GMM2649233ETG

框图（ -10K ）

S0

DQM0

DQ

0

1

2

3

4

5

6

7

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM4

DQ

32

33

34

35

36

37

38

39

DQM

DQ

0

1

2

3

4

5

6

7

CS

U0

U4

DQM1

DQ 8

DQ 9

DQ 10

DQ 11

DQ 12

DQ 13

DQ 14

DQ 15

S2

DQM2

DQ 16

DQ17

DQ 18

DQ 19

DQ 20

DQ 21

DQ 22

DQ 23

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM5

DQ

40

41

42

43

44

45

46

47

DQM

DQ

0

1

2

3

4

5

6

7

CS

U1

U5

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM6

DQ 48

DQ 49

DQ 50

DQ 51

DQ 52

DQ53

DQ 54

DQ 55

DQM

DQ

0

1

2

3

4

5

6

7

CS

U2

U6

DQM3

DQ 24

DQ25

DQ26

DQ 27

DQ 28

DQ 29

DQ 30

DQ 31

DQM

DQ

0

1

2

3

4

5

6

7

CS

DQM7

DQ

56

57

58

59

60

61

62

63

DQM

DQ

0

1

2

3

4

5

6

7

CS

U3

U7

A0 A11 ， BA0,1

RAS

CAS

CKE0

WE

U0 - U7

10ohm

CK0,1

10ohm

4 SDRAM的

CK2,3

10pF

SCL

V

CC

V

SS

电容

按每个SDRAM 2 0.33uF

串行PD

A0

A1

A2

SDA

U0 ~ U7

SA0 SA1 SA2

修订版1.1 / Apr.01

-4-

GMM2649233ETG

引脚说明

引脚名称

CK0 ， 1 ，2，3

（输入引脚）

CKE0

（输入引脚）

描述

CK是主时钟输入到该引脚。的另一个输入信号是

在CK上升沿简称。

该引脚确定下一CK是否是有效的。如果CKE是

高，接下来的CK上升沿是有效的。如果CKE是低电平，下一个对照

上升沿无效。该引脚用于掉电和时钟

挂起模式。

当S为低电平时，命令输入周期变为有效。当S是

高，所有的输入将被忽略。然而，内部操作（存储体激活，

脉冲串操作等）被保持。

虽然这些引脚名称相同的常规

DRAM中，它们的功能以不同的方式。这些引脚定义操作

命令（读，写等）取决于该组合的

电压电平。有关详细信息，请参阅命令操作部分。

行地址（ AX0到AX11 ）由A0在确定A11级

银行主动指挥CK周期的上升沿。列地址是

由A0在读决心A8级别或写命令周期CK

上升沿。这列地址变成突发存取开始

地址。 A10定义了预充电模式。当A10 =高在

预充电命令周期，两家银行预充电。但是，当A10 =

低的预充电命令周期，只有被选中的行

BA0预充电。

BA0,1是银行选择信号。如果BA0是低和BA1是高，银行0

选择。如果BA0是高和BA1是低，银行1被选中。如果是BA0

低和BA1是高，银行2被选中。如果BA0是高和BA1是

高，银行3被选中。

数据输入和输出，从这些引脚。这些引脚是相同的

那些的一个传统的DRAM 。

DQMB控制输入/输出缓冲器。

*读操作：如果DQMB为高，输出缓冲器变成高阻抗。

如果DQMB为低电平时，输出缓冲区变低-Z 。

*写操作：如果DQMB为高电平时，先前的数据被保持（即新数据

未写）。如果DQMB为低时，数据被写入。

加上3.3V 。（V

CC

是内部电路）

接地连接。（V

SS

是内部电路）

无连接引脚。

S0, 2

（输入引脚）

RAS ， CAS和WE

（输入引脚）

A0 ~ A11

（输入引脚）

BA0,1

（输入引脚）

DQ0 DQ63

（ I / O引脚）

DQMB0 DQMB7

（输入引脚）

V

CC

（电源引脚）

V

SS

（电源引脚）

NC

修订版1.1 / Apr.01

-5-