16Mx64位
PC100 SDRAM SO DIMM
基于SDRAM 8Mx16与LVTTL ， 4银行& 4K刷新
GMM26417227ANTG
描述
该GMM26417227ANTG是16M ×64
位同步动态RAM SO- DIMM
它装配8枚8M X 16位
在54引脚TSOP II同步DRAM
包和一个2048位的EEPROM中的8针
安装在一个144引脚的TSSOP封装
与去耦的印刷电路板
电容器。该GMM26417227ANTG是
用于施加到所述系统进行了优化
所要求的高密度和大
容量等的主存储器
计算机和图像存储系统，
和向他人哪个请求紧凑
尺寸。
该GMM26417227ANTG提供
常见的数据输入和输出。
特点
* PC100 / PC66兼容
-8(125MHz)
-7K(PC100,2-2-2)/-7J(PC100,3-2-2)/-10K(PC66)
* 3.3V +/- 0.3V电源
*最大时钟频率
一百二十五分之百兆赫
* LVTTL接口
*突发的读/写操作和突发读取/
单一写操作的能力
*可编程的突发长度;
1 ， 2 ， 4 ， 8 ，全页
*可编程的突发序列
顺序/交错
*全页突发长度的能力
顺序突发
突发停止功能
*可编程CAS延时; 2,3
* CKE断电模式
*输入/输出数据屏蔽
* 4096刷新周期/ 64ms的
*自动刷新/自刷新功能
*串行存在检测与EEPROM
GMM26417227ANTG
（两侧）
2
1
引脚名称
CK0,1
CKE0,1
S0,S1
RAS
CAS
WE
A0~A11
BA0,1
DQ0~63
DQMB0~7
V
CC
V
SS
NC
V
REF
SDA
SCL
DU
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
银行地址输入
数据输入/输出
数据输入/输出面膜
电源内部电路
地上的内部电路
无连接
电源为参考
串行数据输入/输出
串行时钟
不要使用
这份文件是一个普通的产品说明，如有变更，恕不另行通知。现代电子不承担任何
负责使用说明电路。没有专利许可。
修订版1.1 / Dec.99
1999现代微电子
144
143
GMM26417227ANTG
引脚说明
引脚名称
CK0,1
（输入引脚）
CKE0,1
（输入引脚）
描述
CK是主时钟输入到该引脚。的另一个输入信号是
在CK上升沿简称。
该引脚确定下一CK是否是有效的。如果CKE是
高，接下来的CK上升沿是有效的。如果CKE是低电平，下一个对照
上升沿无效。该引脚用于掉电和时钟
挂起模式。
当S为低电平时，命令输入周期变为有效。当S是
高，所有的输入将被忽略。然而，内部操作（存储体激活，
脉冲串操作等）被保持。
虽然这些引脚名称相同的常规
DRAM中，它们的功能以不同的方式。这些引脚定义操作
命令（读，写等）取决于该组合的
电压电平。有关详细信息，请参阅命令操作部分。
行地址（ AX0到AX11 ）由A0在确定A11级
银行主动指挥CK周期的上升沿。列地址是
由A0在读决心A8级别或写命令周期CK
上升沿。这列地址变成突发存取开始
地址。 A10定义了预充电模式。当A10 =高在
预充电命令周期，两家银行预充电。但是，当A10 =
低的预充电命令周期，只有被选中的行
BA0预充电。
BA0,1是银行选择信号。如果BA0是低和BA1是高，银行0
选择。如果BA0是高和BA1是低，银行1被选中。如果是BA0
低和BA1是高，银行2被选中。如果BA0是高和BA1是
高，银行3被选中。
数据输入和输出，从这些引脚。这些引脚是相同的
那些的一个传统的DRAM 。
DQMB控制输入/输出缓冲器。
读操作：如果DQMB为高电平时，输出缓冲器变成高阻抗。
如果DQMB为低电平时，输出缓冲区变低-Z 。
写操作：如果DQMB为高电平时，先前的数据被保持（即新数据
未写） 。如果DQMB为低时，数据被写入。
加上3.3V 。 （V
CC
是内部电路）
接地连接。 （V
SS
是内部电路）
无连接引脚。
S0,1
（输入引脚）
RAS ， CAS和WE
（输入引脚）
A0 ~ A11
（输入引脚）
BA0,1
（输入引脚）
DQ0 DQ63
（ I / O引脚）
DQMB0 DQMB7
（输入引脚）
V
CC
（电源引脚）
V
SS
（电源引脚）
NC
修订版1.1 / Dec.99
4
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