英特尔公司
STM-4/STM-1/E4
3.3 V多功能
发射器和
接收器
GD16591A/GD16592A
概述
该GD16591A和GD16592A是
前端发射器/接收器芯片组DE-
签署了多个线路接口：
u
STM - 4 / OC- 12
u
STM-1 / OC-3的
u
PDH E4
该芯片组被设计来互连
高速线路接口标准
CMOS专用集成电路提供低速数据
界面。
该GD16591A和GD16592A设备
同时用于电气设计
和光线路接口模块。该
设备支持线速的：
u
一百五十五分之一百四十〇 Mbit / s的NRZ模式为E4 /
的OC-3 / STM-1为光线路接口
脸上。
u
三百十一分之二百八十兆比特/秒为E4 / OC-3 /在STM-1的
CMI模式电气线路接口，
其中，恩/解码制成的
系统网站。
u
622 Mbit / s的NRZ模式，线速度
OC- 12 / STM - 4的操作。
片上VCO和PLL块
时钟产生省去了
外部高速时钟信号。
该GD16592A包括一个限制在 -
把放大器（ LIA ） ，时钟&数据恢
红霉素，和一个可配置的多路分配器电路。
小冰期提供差分输入敏感
为10 mV峰tivity峰值为高
高速串行输入。一个锁定检测输出
监视PLL锁定到重
可察觉的串行数据。
低速接口I / O's是
LVTTL电平，并在高速I / O's
是差分LVPECL电平（小冰期
输入是可用的为LVPECL输入）。
系统（本地）环回和线路（重
微尘）环回功能提供simpli-
田间制造和现场测试。
低功率消耗是通过实现
3.3 V单电源供电，通过
省略的全部电路，它可以很容易地
在低速系统中实现
专用集成电路，从而降低了整体功率
消费。
该装置被装在48针
EDQUAD TQFP塑料封装。
特点
一般
l
低抖动的片上VCO和PLL 。
抖动性能超过了市盈率
对ITU - T和贝尔通讯ommendations 。
该芯片组提供7线
系统的速度模式：
622 Mbit / s的
78兆比特/秒， 8位
311 Mbit / s的
78兆比特/秒， 4位
155 Mbit / s的
78兆比特/秒， 2位
155 Mbit / s的
19兆比特/秒， 8位
280 Mbit / s的
70兆比特/秒， 4位
140 Mbit / s的
70兆比特/秒， 2位
140 Mbit / s的
17兆比特/秒， 8位
四相可选择的时钟数据
在并行接口的时序。
可选择的参考时钟输入频率
quencies ：
17.408 / 19.44MHz ， 34.816 /
38.88MHz和69.632 / 77.76MHz 。
环回用于系统&线路测试
模式。
48引脚EDQUAD TQFP包。
单电源： 3.1 ... 3.6 V.
l
l
l
l
l
l
l
CMOS ASIC系统
数据
七十八分之七十零Mbit / s的
17/19 Mbit / s的
2/4 /8位数
时钟
GD16591A
多路复用器/
再定时PLL
线路接口
一百五十五分之一百四十〇兆位/秒（光学）
三百十一分之二百八十Mbit / s的（电）
622兆比特/秒（ STM - 4 OPT ）。
GD16591A （发射器）
l
8 1 / 4:1 / 2： 1 MUX 。
差动发送的时钟输出。
LVPECL输出的数据。
可选的前进/计数器的时钟
方案。
功耗，典型值：350毫瓦
l
l
l
系统/线路环回
l
数据
七十八分之七十零Mbit / s的
17/19 Mbit / s的
2/4 /8位数
时钟
线路接口
一百五十五分之一百四十〇兆位/秒（光学）
三百十一分之二百八十Mbit / s的（电）
622兆比特/秒（ STM - 4 OPT ）。
GD16592A （接收器）
l
GD16592A
解复用/
CDR与PLL
1 ： 8/1 ： 4/1 ： 2解复用。
数据手册Rev ： 14
功能细节
一般
发射器和接收器功能
块分割成或 - 两个设备
德以减少串扰和引脚数
每个设备。
该电信系统（线
高速集团）是由选择choosen
销（ SELPDH ） ：
u
对于SDH / SONET
（ 622/311/155兆比特/秒）设置SELPDH
高。
u
对于PDH （一百四十○分之二百八十○兆位/秒）
设置SELPDH低。
该设备可以在不同的线路操作
和系统速度模式;通过选择
DSEL1 ， DSEL2和SELPDH ，
见表1 。
在高速并行低的位阶
接口被定义与第0位作为第一
位转移（ ID0用于发射机
和OD0为接收器） 。
每个连接的比特率，可以保持
在78 （70）兆比特/秒不管线路的
速度。另外一个单独的低速
1：8模式支持的传输
155 （140） Mbit / s的串行到19 （17）兆比特/秒，
8位并行。所有的数据引脚使用。
这两款器件具有可选时钟二
vider为系统参考时钟
这允许电路来驱动
从任一19 （17） ， 38 （35） ，或
78 （ 70 ） MHz参考independantly的，
线路和系统的运行速度。在为参考
EnCE的时钟频率的选择由
RSEL1 ， RSEL 2 ，和SELPDH ，
见表2 。
连接差动线路回路显
之间的NAL和时钟（ LLxxx ）
GD16591A和GD16592A允许时钟
回收的环回接收到的线的
信号，当LLB两个设备上低。
连接差动回路系统
信号（ SLSxx ） GD16591A之间
GD16592A允许系统环回，
当SLB两个设备上低。
这两种电路包括完全集成的
PLL的功能在再定时数据
发送站点，并用于时钟和数据再
covery在接收站点。
无源环路滤波器（包括一个重新的
体管和一个电容器），用于两个
设备。外部环路滤波器连接 -
荷兰国际集团OUCHP到VCTL示于
图1
（用于发射机GD16591A ）和
图 -
URE 2
（用于接收机GD16592A ） 。
环路滤波器值被优化，在
评估板GD90591 / 592 。
数据手册Rev ： 14
GD16591A/GD16592A
第16页2
的最优值依赖于AC-
图阿尔应用。在建议值
图1
和
2
最佳优化
抖动传递的评估板。
环路滤波器的值应该得到优化
而得到优化的实际应用。
VCTL
VCC
VCCA
OUCHP
1.5kW的1
m
F
VCTL
VCC
VCCA
OUCHP
15W 1
m
F
图1 。
环路滤波器的发射器，
GD16591A.
图2中。
环路滤波器的接收器，
GD16592A.
SELPDH
0
0
0
0
1
1
1
1
表1中。
DSEL1
0
0
1
1
0
0
1
1
DSEL2
0
1
0
1
0
1
0
1
线速度
140 Mbit / s的
140 Mbit / s的
280 Mbit / s的
---
155 Mbit / s的
155 Mbit / s的
311 Mbit / s的
622 Mbit / s的
系统速度
70 Mbit / s的
17 Mbit / s的
70 Mbit / s的
---
78 Mbit / s的
19 Mbit / s的
78 Mbit / s的
78 Mbit / s的
使用的比特
0&1
0...7
0...3
---
0&1
0...7
0...3
0...7
线，系统运行速度模式选择。
SELPDH
0
0
0
1
1
1
表2中。
RSEL1
0
1
1
0
1
1
RSEL2
0/1
0
1
0/1
0
1
参考文献。时钟
69.632兆赫
34.816兆赫
17.408兆赫
77.76 MHz的
38.88 MHz的
19.44 MHz的
参考时钟频率选择。
该发射器 - GD16591A
的示意性框图
GD16591A示于
网络连接gure 3 。
通过选择信号（ CSEL ）两种不同的
参考时钟输入可以选择
（ CKR0 / CKR1 ） 。这使得用于线路定时
在与选择的正常操作
接收时，单独的参考
线路输入的数据是有缺陷的。由此，允许
在转发的情况下报警状态
丢失接收到的数据。
DSEL1
DSEL2
PSEL1
PSEL2
LLCIN
LLCIP
LLSIP
LLSIN
SLB
LLB
SLSOP
SLSON
时钟向前
对于输入数据同向定时是亲
vided 。在选择引脚的相位可以
PSEL1-2被设置为0 °/ 90° / 180° / 270°昼夜温差
数据输入采样之间ference
参考时钟（ CKR0 / CKR1 ） 。
当正向时钟，频率
基准时钟必须与
输入数据的比特率。
即78 （ 70 ） Mbit / s的使用78 （ 70 ） MHz的REF-
erence时钟，和19 （17） Mbit / s的使用
19 （ 17 ） MHz参考时钟。请参见AC
在特色
第12页。
ID0
ID7
MUX
LD
SOP
儿子
SELPDH
VCTL
SELTCK
VCO
时钟
将军
0 /90
180
o
/270
o
o
o
相
调整
COP
CON
CKOUT
DIVIDE
by
1/2/4
V
R
U
D
U
D
RSEL1
RSEL2
VCC
VCCA
CKR0
CKR1
CSEL
PFC
GND
GNDA
计数器时钟
此外，对销定向定时是
提供的。输入之间的相位
CKOUT是可调节的以（0 °/ 90° / 180° /
270 °）。请参见AC特性上
第12页。
CKOUT保持同步于为参考
由相位频率时钟ENCE
比较器（PFC） 。
OUCHP
网络连接gure 3 。
该GD16591A多功能发射器。
产量
LVPECL
100nF
输入
LVPECL
100nF
输出
从多路复用器的输出被馈送到
差分LVPECL输出级。看
图4
和
5
输出temination 。
串行数据输出（ SOP / SON ）是
伴随着一个串行时钟输出
（ COP / CON ） 。查看时序数据
第12页。
SLSOP / SLSON时启用SLB是
低。当SLB为高（例如，通过内部
上拉电阻） SLSOP = 0和
SLSON = 1;从而避免了噪声注入
在正常的操作。
180W
0V
（GND）的
180W
50W
50W
2V
（ VCC -1.3V ）
图4中。
LVPECL输出终端，交流耦合。
产量
LVPECL
输入
LVPECL
50W
50W
1.3V
（ VCC -2V ）
图5中。
LVPECL输出端子， DC耦合。
数据手册Rev ： 14
GD16591A/GD16592A
第16页3
接收器 - GD16592A
的示意性框图
GD16592A示于
图6 。
轰隆轰隆鉴相器
在轰隆轰隆的相位检测器使用
in
CDR模式
作为一个真正的数字型DE-
tector ，产生一个二进制输出。它SAM-
普莱斯输入数据的两倍每个位
周期：一次的转变（预
vious ）在中间位周期和一次
的位周期。当一个OC-过渡
连续2位之间小人 - 的
在过渡样本的值BE-
补位将显示是否
VCO时钟领先或滞后的数据。故
该PLL通过位过渡控制
点，从而确保数据被采样
PLED在眼睛的中间，一旦
系统是在CDR模式。外部
环路滤波元件控制chara-
PLL的cteristics 。
或者在PFC的二进制输出或
在轰隆轰隆鉴相器（取决于
荷兰国际集团的锁定检测用的模式电路：
扣器）被馈送到电荷泵能够
接收或输出电流或三态。
电荷泵的输出进行滤波
通过环路滤波器和控制
调谐电压VCO的。
作为连续监视的结果
锁定检测电路的VCO频率
决不会偏离超过500ppm
从参考时钟（为2000ppm ） BE-
前PLL被认为是“出于
锁定“ 。因此，采集时间为预
预测的和短和输出时钟
CKOUT总是保持内
为500ppm （ 2000 PPM ）的限制，以确保
对下游电路的安全超频。
锁定检测电路
锁定连续检测电路MONI-
器之间的频率差
的基准时钟和分频VCO
时钟。如果参考时钟和二
vided VCO频率相差更多
高于500ppm （或2000ppm的，可选）
它切换在PFC到PLL为了
拉VCO的背部锁定在内部
范围内。该模式称为
该采集
化模式。
PFC的使用，以确保可预测
锁定条件， GD16592A通过
锁定VCO的外部基准
时钟源。它仅是在一次采集中使用
习得和拉VCO的插入锁
范围，其中轰隆轰隆相位延迟
tector能够获取锁在 - 中
进来的数据。在PFC是用
数字置位/复位电池给它一个真正的
相位和频率特性。
一旦VCO的是内部的锁止范围
锁定检测电路切换
轰隆轰隆相位检测到PLL
为了锁定到该数据信号。这
模式被称为
CDR模式。
锁定信号
锁定检测电路的状态为
通过LOCK信号给出。在CDR模式
LOCK稳定高。在采集模式
LOCK被交替显示CON组
在轰隆轰隆之间连续的转变
检测器（高），并在PFC （低）。
LOCK输出可以被用来产生
吃了伪
信号丢失
（LOS） 。该
时间锁定断言是可以预测的
和短，等于时间进入
锁，但时间为锁定到解除断言
必须加以考虑。当线是
下（即收到的任何信息）的
光接收器电路可以产生随机
DOM的噪音。这是可能的，这种随机
噪音会不断内的GD16592A
为500ppm （2000 ppm）范围内的行
频率，因此LOCK仍将AS-i
牢固插入一个非确定性的时间。这
可以通过将一个小地防止
电流在环路滤波器的节点，其中AC-
tively拉出来的PLL锁定范围的
当相位检测器的输出
随机行为。
支付的微不足道的处罚是一个静态
于在所述采样时刻的相位误差
决定门。然而，由于NA-
相位检测器的变化时的误差将
小（几度） ，强制循环
是在误差函数中的一个边缘
在DE-形传输特性
tector 。
DSEL1
DSEL2
SLB
PSEL1
PSEL2
LLB
LLSOP
LLSON
LLCOP
LLCON
输入
OD0
解复用
OD7
SLSIP
SLSIN
砰
砰
相
探测器
SIP
罪
输入放大器（引脚SIP / SIN ） DE-是
署名为限幅放大器与森
敏度为10 mV （差分） 。标准
LVPECL电平，可以作为很好的应用。
该输入可以是交流或直流电源接头
PLED 。如果输入是交流耦合的
放大器具有内部补偿易拉罐
吊顶直流反馈。注意，摘
设定取消将只能工作在
输入差分和交流耦合的
在所示的
图7
和
8
on
第5页。
串行输入SLSIP / SLSIN选择
当SLB是低的。
SELPDH
VCTL
SELTCK
VCO
时钟
将军
0
o
/90
o
180
o
/270
o
相
调整。
CKOUT
LSEL1
LSEL2
LOCK
DIVIDE
by
4
LOCK
检测
VCC
VCCA
CKRF
DIVIDE
by
1/2/4
PFC
GND
GNDA
输出
RSEL1
RSEL1
OUCHP
图6 。
该GD16592A多功能
接收器。
在CKOUT提供了必要的CON-
控制对时钟信号的接收数据进
系统ASIC 。的相位进行寻址
justed与PSEL1-2 （0 °/ 90° / 180° / 270 °）。
数据手册Rev ： 14
GD16591A/GD16592A
第16页4
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