GAL26CV12
高性能ê
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 142.8兆赫
- 从时钟输入到数据输出4.5ns最大
- TTL兼容的16 mA输出
- UltraMOS
先进的CMOS技术
ACTIVE PULL -UPS上的所有引脚
低功耗CMOS
- 90 mA典型电流Icc
电子电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
十二个输出逻辑宏单元
- 使用标准22V10宏单元
- 最大的灵活性，复杂的逻辑设计
预载和上电寄存器复位
- 100 ％的功能可测性
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
用于识别电子签名
2
功能框图
I / CLK
RESET
输入
8
I
8
I
8
I
8
I
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
I / O / Q
可编程
与阵
(122X52)
OLMC
I / O / Q
10
OLMC
I / O / Q
I
12
OLMC
I / O / Q
I
12
OLMC
I / O / Q
I
10
OLMC
I / O / Q
I
8
I
8
I
8
I
8
I
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
预设
I / O / Q
描述
该GAL26CV12 ，在7.5纳秒最大传播延迟时间，
结合了高性能的CMOS工艺与电
可擦除（E
2
）浮栅技术，可提供最高
性能的28引脚的PLD可在市场上。 ê
2
技术
提供高速（ <100ms ）擦除时间，提供的能力来
重新编程或迅速而有效地重新配置设备。
基于业界标准架构22V10扩大，
GAL26CV12消除了通常与相关的学习曲线
使用一个新的设备体系结构。通用架构提供
最大的设计灵活性，允许输出逻辑宏单元
（ OLMC ）由用户进行配置。该GAL26CV12 OLMC是
与OLMC完全兼容标准的双极型和CMOS
22V10设备。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
半导体delivers100 ％的现场可编程性和功能
所有GAL的产品。此外， 100的擦除/写入周期和数据
保留超过20年的指定。
引脚配置
DIP
PLCC
I / CLK
I / O / Q
I / O / Q
I / CLK
I
I
I
I
1
28
I
I / O / Q
I / O / Q
4
2
28
26
25
I
I
VCC
I
I
I
I
5
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GND
I / O / Q
I / O / Q
I
VCC
I
I
I
I
I
I
I
7
GAL
26CV12
21
I
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GND
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I
7
I
GAL26CV12
顶视图
12
14
16
23
9
21
11
19
18
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I
I
14
15
I / O / Q
版权所有2000莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
2000年6月
26cv12_03
1
特定网络阳离子
GAL26CV12
输出逻辑宏单元（ OLMC ）
该GAL26CV12具有可变数目的每乘积项
OLMC 。十二可用OLMCs ，二OLMCs访问
到12个乘积项（销20和22 ），两个可使用10
产品条款（引脚19和23 ） ，以及其他八OLMCs有
八大产品的每个方面。除了现有的乘积项
对于逻辑，每个OLMC有一个附加的乘积项专用于
输出使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为有源
高或低电平有效。
该GAL26CV12有一个产品期限为异步重置（ AR ）
和一个乘积项为同步预置（SP）。这两个的精良
UCT条款适用于所有注册OLMCs 。异步
复位后，所有注册的输出为零的任何时间这个专用
乘积项被置位。同步预设设置所有的寄存器
到下一个时钟脉冲的后此上升沿逻辑一
乘积项被置位。
注： AR和SP产品条款将迫使的Q输出
触发器的输出的极性变成相同的状态无关。
因此，在复位操作中，该寄存器输出设置到零，
可能会导致无论是高或低的输出管脚，这取决于
该引脚极性选择。
A R
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
GAL26CV12输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个GAL26CV12的宏单元有两个主
功能模式：注册，和组合的I / O 。模式
和输出极性是由两个比特（SO和S1 ），它们设置
正常情况下由逻辑编译器进行控制。这些两个主要的
模式，并且需要使它们的位设置，描述
下面和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为
个体积项为每个OLMC ，并且因此是
由逻辑式定义。该D触发器的/ Q输出被反馈
入与门阵列，同时与真实的补
反馈可以作为输入的AND阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为
注册是唯一的一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定的输出被选择
缓冲驱动要么真（高电平有效）或反转（低电平有效） 。产量
三态控制可作为一个单独的产品期限为每
输出，并且可以单独地由编译器为任一“开”设置
（专用的输出） ， “关”（专用输入） ，或“产品术语驱动”
（动态I / O） 。反馈到与阵列是由销方
输出使能缓冲器。两种极性的（真实和倒）
销被反馈到与阵列。
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GAL26CV12
高性能ê
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 142.8兆赫
- 从时钟输入到数据输出4.5ns最大
- TTL兼容的16 mA输出
- UltraMOS
先进的CMOS技术
ACTIVE PULL -UPS上的所有引脚
低功耗CMOS
- 90 mA典型电流Icc
电子电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
十二个输出逻辑宏单元
- 使用标准22V10宏单元
- 最大的灵活性，复杂的逻辑设计
预载和上电寄存器复位
- 100 ％的功能可测性
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
用于识别电子签名
2
功能框图
I / CLK
RESET
输入
8
I
8
I
8
I
8
I
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
I / O / Q
可编程
与阵
(122X52)
OLMC
I / O / Q
10
OLMC
I / O / Q
I
12
OLMC
I / O / Q
I
12
OLMC
I / O / Q
I
10
OLMC
I / O / Q
I
8
I
8
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8
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I
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
I / O / Q
OLMC
预设
I / O / Q
描述
该GAL26CV12 ，在7.5纳秒最大传播延迟时间，
结合了高性能的CMOS工艺与电
可擦除（E
2
）浮栅技术，可提供最高
性能的28引脚的PLD可在市场上。 ê
2
技术
提供高速（ <100ms ）擦除时间，提供的能力来
重新编程或迅速而有效地重新配置设备。
基于业界标准架构22V10扩大，
GAL26CV12消除了通常与相关的学习曲线
使用一个新的设备体系结构。通用架构提供
最大的设计灵活性，允许输出逻辑宏单元
（ OLMC ）由用户进行配置。该GAL26CV12 OLMC是
与OLMC完全兼容标准的双极型和CMOS
22V10设备。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
半导体delivers100 ％的现场可编程性和功能
所有GAL的产品。此外， 100的擦除/写入周期和数据
保留超过20年的指定。
引脚配置
DIP
PLCC
I / CLK
I / O / Q
I / O / Q
I / CLK
I
I
I
I
1
28
I
I / O / Q
I / O / Q
4
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28
26
25
I
I
VCC
I
I
I
I
5
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GND
I / O / Q
I / O / Q
I
VCC
I
I
I
I
I
I
I
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GAL
26CV12
21
I
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GND
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I
7
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GAL26CV12
顶视图
12
14
16
23
9
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11
19
18
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I
I
14
15
I / O / Q
版权所有2000莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
2000年6月
26cv12_03
1
特定网络阳离子
GAL26CV12
输出逻辑宏单元（ OLMC ）
该GAL26CV12具有可变数目的每乘积项
OLMC 。十二可用OLMCs ，二OLMCs访问
到12个乘积项（销20和22 ），两个可使用10
产品条款（引脚19和23 ） ，以及其他八OLMCs有
八大产品的每个方面。除了现有的乘积项
对于逻辑，每个OLMC有一个附加的乘积项专用于
输出使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为有源
高或低电平有效。
该GAL26CV12有一个产品期限为异步重置（ AR ）
和一个乘积项为同步预置（SP）。这两个的精良
UCT条款适用于所有注册OLMCs 。异步
复位后，所有注册的输出为零的任何时间这个专用
乘积项被置位。同步预设设置所有的寄存器
到下一个时钟脉冲的后此上升沿逻辑一
乘积项被置位。
注： AR和SP产品条款将迫使的Q输出
触发器的输出的极性变成相同的状态无关。
因此，在复位操作中，该寄存器输出设置到零，
可能会导致无论是高或低的输出管脚，这取决于
该引脚极性选择。
A R
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
GAL26CV12输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个GAL26CV12的宏单元有两个主
功能模式：注册，和组合的I / O 。模式
和输出极性是由两个比特（SO和S1 ），它们设置
正常情况下由逻辑编译器进行控制。这些两个主要的
模式，并且需要使它们的位设置，描述
下面和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为
个体积项为每个OLMC ，并且因此是
由逻辑式定义。该D触发器的/ Q输出被反馈
入与门阵列，同时与真实的补
反馈可以作为输入的AND阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为
注册是唯一的一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定的输出被选择
缓冲驱动要么真（高电平有效）或反转（低电平有效） 。产量
三态控制可作为一个单独的产品期限为每
输出，并且可以单独地由编译器为任一“开”设置
（专用的输出） ， “关”（专用输入） ，或“产品术语驱动”
（动态I / O） 。反馈到与阵列是由销方
输出使能缓冲器。两种极性的（真实和倒）
销被反馈到与阵列。
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