GAL20XV10
高速é
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 10 ns最大传播延迟
- 最大频率为100 MHz的
- 7 ns最大时钟输入到数据输出
- TTL兼容的16 mA输出
- UltraMOS
先进的CMOS技术
50 ％至75 ％降低功耗双极性
- 90毫安最大电流Icc
- 75毫安典型电流Icc
ACTIVE PULL -UPS上的所有引脚
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100毫秒）
- 20年的数据保存
TEN输出逻辑宏单元
- 对所有输出异或门能力
- 全功能和参数兼容性
PAL12L10 ， 20L10 ， 20×10 ， 20X8年， 20X4
- 注册或组合使用极性
下载所有的寄存器和上电复位
应用程序包括：
- 高速计数器
- 图形处理
比较
用于识别电子签名
功能框图
I / CLK
4
OLMC
I / O / Q
I
4
OLMC
I
4
I / O / Q
I
OLMC
I / O / Q
可编程
与阵
(40 X 40)
4
OLMC
I
I / O / Q
4
OLMC
I
I / O / Q
I
4
OLMC
I / O / Q
I
4
OLMC
I / O / Q
I
4
OLMC
I / O / Q
I
4
OLMC
I / O / Q
I
4
OLMC
I / O / Q
描述
该GAL20XV10结合了高性能CMOS工艺
与电可擦除（E
2
）浮栅技术，可提供
最高速度异或PLD的在市场上买到。在
90毫安最大ICC（ 75毫安典型ICC） ，该GAL20XV10提供
相比于双极反大幅节省电力
件。 ê
2
CMOS技术提供高速（ <100ms ）擦除
次提供重新编程，重新配置或测试DE-的能力
虎钳快速，高效。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。在许多体系结构配置的一个重要的子集
口粮可能与GAL20XV10是PAL
架构
在本文档的宏蜂窝描述部分列出。该
GAL20XV10能够模拟PAL结构与
全功能和参数的兼容性。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在生产过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
I / OE
引脚配置
DIP
PLCC
I / CLK
I / CLK
I / O / Q
VCC
I / O / Q
1
24
VCC
I / O / Q
I / O / Q
I
I
25
I / O / Q
I / O / Q
I
I
NC
4
I
I
I
NC
I
I
I
11
12
I
I
2
28
26
5
I
I
I
I
I
I
I
I
GND
12
6
GAL
20XV10
I / O / Q
I / O / Q
I / O / Q
7
GAL20XV10
顶视图
14
GND
NC
23
I / O / Q
NC
9
21
I / O / Q
I / O / Q
18
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
19
16
I / O / Q
I / OE
I / O / Q
18
I / O / Q
13
I / OE
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1997年7月
20xv10_02
1
特定网络阳离子
GAL20XV10
输出逻辑宏单元（ OLMC ）
下面的讨论涉及到配置的输出逻辑
宏单元。但是应当注意的是，实际的实现是
通过开发软件/硬件来完成，并且的COM
pletely对用户透明。
该GAL20XV10有两个全球性的架构配置，
允许它模拟PAL架构。输入模式模拟
组合的PAL器件，与I / CLK和I / OE管脚用作
输入。反馈模式模拟，注册PAL器件
用作寄存器的时钟和I / OE引脚作为在I / CLK引脚
输出使能对所有的寄存器。下面是PAL制式的列表架构设计师用手工
tectures的GAL20XV10可以效仿。它也示出了
用于模拟的PAL架构全球架构模式。
通过取法PAL架构
GAL20XV10
PAL12L10
PAL20L10
PAL20X10
PAL20X8
PAL20X4
GAL20XV10全球
OLMC模式
输入模式
输入模式
反馈模式
反馈模式
反馈模式
异或宏单元。在反馈模式下，国家
寄存器是提供给AND阵列经由内部反馈
路径上的所有宏单元。在输入模式下，该寄存器的状态
通过对内部反馈路径提供给AND阵列
宏单元2至9只， 1个宏单元和10个无反馈
入与门阵列。
挂号配置
的宏单元被设置为已注册的配置时AC0 = 1和
AC1 = 0三四个乘积项作为加总OF-
乘积项为寄存器的D输入端。反相输出
缓冲器由第四乘积项启用。输出为烯
体健同时这款产品期限为真。该XOR位控制宝
larity输出。该寄存器的时钟由低到高的转录
习得的I / CLK的。在反馈模式中，寄存器的状态
通过对内部反馈路径提供给AND阵列
所有的宏单元。在输入模式，可在寄存器的状态
通过对宏小区的内部反馈路径中的与门阵列
2至9只， 1个宏单元和10都没有反馈到
和阵列。
XOR组合配置
的宏单元被设置为异或组合配置
日粮时AC0 = 0和AC1 = 1，这四个产品条款段
mented成两个或-款项每两个产品而言，这是
然后通过一个异或门组合并馈送到输出
缓冲区。反相输出缓冲器由I / OE引脚使能，
这是一个低电平有效的输出使能是共同的所有异
宏单元。在反馈模式中， I / O引脚的状态是可用
通过对所有的内部反馈路径能够在与门阵列
宏单元。在输入模式下，可对I / O引脚的状态
通过在宏小区2的输入缓冲器路径通过AND阵列
9只， 1个宏单元和10个没有投入到与阵列。
组合配置
的宏单元被设置为组合模式时AC0 = 1和
AC1 = 1，三四个乘积项作为加总OF-
产品条款的组合输出。该XOR位控制
的输出的极性。反相输出缓冲器被使能
在第四乘积项。输出使能，而该产品
术语是真实的。在反馈模式中， I / O引脚的状态是可用
通过对所有的内部反馈路径能够在与门阵列
宏单元。在输入模式下，可用的I / O引脚的状态
通过对宏单元2的输入缓冲器路径通过AND阵列
9只， 1个宏单元和10个没有投入到与阵列。
输入模式
输入模式架构定义为当全球
架构位SYN = 1。在这种模式下，在I / CLK引脚变为
输入到与门阵列，并且还提供所述时钟源
所有的寄存器。在I / OE引脚变为输入到与门阵列
并提供输出使能控制任何宏蜂窝config-
置的为异或功能。反馈到与阵列
从宏单元2提供了仅通过9 。在这种模式下，
宏单元1和10都没有反馈到与阵列。
反馈模式
反馈模式架构定义为当全球
架构的SYN位= 0。在这种模式下的I / CLK引脚变为
专用时钟源的所有寄存器。在I / OE引脚是一个专用
对于配置为任何宏cated输出使能控制
异或功能。在I / CLK和I / OE引脚不可用
能的与门阵列在这种模式下。反馈到与阵列
设置在所有的宏小区1至10 。
特点
每个输出逻辑宏单元有四种可能的逻辑功能
配置控制的建筑控制位AC0和AC1 。
四个乘积项被送入每个宏单元。
XOR挂号配置
宏蜂窝设置为异或注册配置
当AC0 = 0和AC1 = 0。这四个产品的条款是段
mented成两个或-款项每两个产品而言，这是
然后通过一个异或门结合并送入D型
注册。该寄存器的时钟由的由低到高的转变
I / CLK引脚。反相输出缓冲器被使能
的I / OE引脚，这是一个有效低的输出使能通用于所有
3
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