GAL20VP8
高速é
2
CMOS PLD
通用阵列逻辑
特点
高驱动器E
2
CMOS
GAL
设备
- TTL兼容64毫安输出驱动
- 15 ns最大传播延迟
- 最大频率= 80 MHz的
- 10 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
增强的输入和输出特性
- 施密特触发器输入
- 可编程的漏极开路或图腾柱输出
- 有源上拉式窗口中的所有输入和I / O引脚
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
八个输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
- 可编程输出极性
- 从架构兼容标准GAL20V8
下载所有的寄存器和上电复位
- 100 ％的功能可测性
应用程序包括：
- 理想的总线控制&总线仲裁逻辑
- 总线地址译码逻辑
- 内存地址，数据和控制电路
- DMA控制
用于识别电子签名
I
8
I
OLMC
I / O / Q
功能框图
I / CLK
I
I
IMUX
CLK
8
OLMC
I / O / Q
可编程
与阵
(64 X 40)
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
I
8
OLMC
OE
OLMC
I / O / Q
I / O / Q
I
I
I
IMUX
I / OE
描述
该GAL20VP8 ，64 mA驱动能力和15 ns（最大值）
传播延迟时间是理想的总线和内存控制应用程序
阳离子。
该GAL20VP8使用莱迪思的制造
安森美半导体的高级电子商务
2
CMOS工艺相结合
与CMOS电可擦除（E
2
）浮栅技术。高
速擦写次数（ <100ms ）允许器件重新编程
快速，高效。
系统总线和存储器接口之前，需要控制逻辑
驱动总线或存储器接口信号。该GAL20VP8
结合了熟悉GAL20V8架构巴士司机
它的输出。通用架构提供了最大的设计flex-
ibility允许输出逻辑宏单元（ OLMC ）为CON组
由用户想通。该64毫安输出驱动省去了
额外的设备，以提供总线驱动能力。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果，
莱迪思半导体公司提供了100％的现场可编程性和
所有GAL产品的功能。此外， 100擦除/写周期
并且在超过20年的数据保存指定。
引脚配置
PLCC
I / CLK
I / CLK
I / O / Q
NC
DIP
1
24
I
I
I / O / Q
I
I
25
I / O / Q
I / O / Q
I
I
28
4
I
I
VCC
NC
I
I
I
11
12
9
7
5
I
2
I
26
I
I
VCC
I
I
I
I
I
I / OE
12
6
GAL
20VP8
18
I / O / Q
I / O / Q
I / O / Q
GND
I / O / Q
I / O / Q
I / O / Q
I / O / Q
13
I
GAL20VP8
顶视图
14
16
23
I / O / Q
NC
21
GND
I / O / Q
19
18
I / O / Q
I / OE
I / O / Q
版权所有1997莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
I / O / Q
I
I
NC
I
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
1997年12月
20vp8_03
1
特定网络阳离子
GAL20VP8
输出逻辑宏单元（ OLMC ）
下面的讨论涉及到配置的输出逻辑
宏单元。但是应当注意的是，实际的实现是accom-
通过开发软件/硬件plished ，是完全透明
父母给用户。
有三种OLMC全局配置模式成为可能：
简单的，复杂的，
和
注册。
每种模式的细节
说明在下面的页面。两个全局位， SYN和AC0 ，
控制所有的宏单元模式配置。的XOR位
每个宏单元控制所述输出中的任何3的极性
模式，而每个宏单元的控制的AC 1和AC位
输入/输出和图腾柱/漏极开路配置。这些
两个全球24个人的结构位定义所有可能有的
音型在GAL20VP8 。这些架构设计师用手工给出的信息
tecture位是只得到更好地理解该装置的。
编译器软件将透明地设置这些结构位
引脚定义，因此用户应该不需要直接操作
这些结构位。
为OLMC编译器支持
软件编译器支持三种不同的全球OLMC模式
作为不同的设备类型。大多数编译器也有能力
自动选择设备类型，一般根据寄存器
用法和输出使能（OE ）的用法。注册设备上的使用情况
迫使软件选择注册方式。所有的组合
torial输出， OE的乘积项将强制控制
软件选择的复杂模式。该软件将选择
在简单模式下，只有当所有的输出是专用组合
没有OE控制。有关详细信息，请参阅编译器软
洁具手册。
当使用编译器来配置设备，用户
要特别注意在每种模式下的限制。
In
注册方式
引脚1 （ 2 ）和引脚12 （ 14）永久CON-
想通时钟和输出使能，分别为。这些引脚不能
被配置为在注册模式专用的输入。
In
复模
引脚1 （ 2 ）和引脚12 （ 14 ），成为专门的IN-
提出并使用销22 （26）和销14 （17）重新的反馈路径
spectively 。因为此反馈路径的使用，销22 （26）和
引脚14 （ 17 ）没有在此模式下，反馈选项。
In
简单模式
输出引脚的所有反馈路径路由
通过相邻引脚。在这样做时，两个最内部的销（销
17 （ 20 ） ，19 （ 23 ） ）将不会有反馈的选择，因为这些引脚
总是被配置为专用的组合输出。
除了在构架结构中，逻辑编译
软件还支持两种图腾柱或开配置
漏输出。实际的建筑位配置，又是
透明的默认配置是该用户
标准的图腾柱输出。
3
特定网络阳离子
GAL20VP8
注册方式
在注册的模式，宏单元被配置为专用
注册输出或I / O功能。
所有注册的宏单元共享公共时钟和输出使能
控制引脚。任何宏小区可以被配置为登记或I /
O.多达八个寄存器或多达八个I / O是可能在这种模式下。
专用的输入或输出功能可以被实现为子
将I / O功能。
注册产出的人均产出八大产品条款。 I / O都
每个输出7乘积项。
在JEDEC熔丝号，包括用户电子签名
（ UES ）熔丝和乘积项禁止（ PTD ）保险丝，显示
在接下来的页面上的逻辑图。
CLK
注册配置注册模式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 0这个定义输出配置。
- AC2 = 1定义图腾柱输出。
- AC2 = 0定义为漏极开路输出。
- 引脚1 （ 2 ）共同控制的CLK注册
输出。
- 引脚12 （ 14 ）共同控制
OE
为注册
输出。
- 引脚1 （ 2 ） &引脚12 （ 14 ）被永久配置
CLK &
OE
注册输出配置。
D
Q
Q
XOR
OE
组合配置的注册方式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 1这个定义输出配置。
- AC2 = 1定义图腾柱输出。
- AC2 = 0定义为漏极开路输出。
- 引脚1 （ 2 ） &引脚12 （ 14 ）被永久配置
CLK &
OE 。
注册输出配置。
XOR
注：开发软件会自动配置所有的建筑控制位，并检查适当的引脚使用。
4
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