GAL20RA10
高速异步é
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 83.3兆赫
- 9 ns最大时钟输入到数据输出
- TTL兼容的8 mA输出
- UltraMOS
先进的CMOS技术
50 ％至75 ％降低功耗双极性
- 75毫安典型电流Icc
ACTIVE PULL -UPS上的所有引脚
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100毫秒）
- 20年的数据保存
TEN输出逻辑宏单元
- 独立的可编程时钟
- 独立的异步复位和预置
- 注册或组合使用极性
- 全功能和参数兼容性
PAL20RA10
下载所有的寄存器和上电复位
- 100 ％的功能可测性
应用程序包括：
- 状态机控制
- 标准逻辑整合
- 多个时钟逻辑设计
用于识别电子签名
功能框图
PL
8
I
OLMC
I / O / Q
8
I
OLMC
I / O / Q
8
I
OLMC
I / O / Q
可编程
与阵
(80X40)
8
OLMC
I
I / O / Q
8
OLMC
I
I / O / Q
8
OLMC
I
I / O / Q
8
OLMC
I
I / O / Q
8
I
OLMC
I / O / Q
8
I
OLMC
I / O / Q
8
I
OLMC
I / O / Q
描述
该GAL20RA10结合了高性能CMOS工艺
与电可擦除（E
2
）浮栅技术，可提供
最高速度性能在PLD市场上。格
安森美半导体公司的E
2
CMOS电路实现的功率电平为低
作为75毫安典型I
CC
这是一项重大节省电力
相比于双极型晶体管。 ê
2
技术提供高
速度（ <100ms ）擦除时间提供重新编程的能力，
重新配置或快速有效地测试该设备。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。该GAL20RA10是直接参兼容CMOS
替代PAL20RA10设备。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在生产过程中进行功能测试。因此，格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
OE
引脚配置
DIP
PLCC
I / O / Q
I / O / Q
VCC
PL
NC
PL
I
I
I
25
I / O / Q
I / O / Q
1
24
VCC
I / O / Q
I / O / Q
4
I
I
I
NC
I
I
I
11
12
9
7
5
2
28
26
I
I
I
I
I
I
I
GND
GAL
20RA10
6
18
I
I
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GAL20RA10
顶视图
14
16
23
I / O / Q
NC
21
I / O / Q
I / O / Q
19
18
I / O / Q
GND
OE
I
I
I / O / Q
I / O / Q
NC
12
13
OE
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1997年7月
20ra10_02
1
特定网络阳离子
GAL20RA10
输出逻辑宏单元（ OLMC ）
该GAL20RA10 OLMC由10 D触发器与indi-
维杜阿尔异步可编程复位，预置和时钟产品
条款。四个乘积项之和异或亲
韦迪可编程极性D输入到各触发器。输出
能够长期结合专用输出使能引脚亲
每个输出的志愿组织三态控制。每个OLMC具有触发器
旁路，允许注册或组合任意组合
输出。
该GAL20RA10有10个专用输入引脚和10编程
序的I / O引脚，其可以是输入，输出，或动态I /
O.每个引脚都有一个唯一的路径逻辑阵列。所有的宏单元
有数据和控制产品方面的相同类型和数量，
允许用户不限制条交换I / O引脚分配
化。
异步复位和预置
每个GAL20RA10宏单元都有独立的异步
复位和预置控制产品的术语。复位和预置产物
术语是电平敏感，并且将保持触发器的复位或
预先设定的状态，而乘积项是时钟的有源独立
或D -输入。但是应当注意的是，在复位和预置术语AL-
器的触发器，其输出由输出反转的状态
缓冲区。触发器的复位将导致输出引脚成为
逻辑高和预置将导致一个逻辑低电平。
RESET预设
功能
0
0
数据乘积项的注册功能
1
0
复位寄存器"0" （器件管脚= "1" ）
0
1
预置寄存器"1" （器件管脚= "0" ）
1
1
注册旁路（组合输出）
独立的可编程时钟
一个独立的时钟控制乘积项被提供给每个
GAL20RA10宏。数据移入的触发器
时钟乘积项的主动力。利用单个时钟
控制产品条款允许最多十个单独的时钟。这些时钟
可以从标签和/或反馈的任何引脚或组合导出
从其它触发器。多个时钟源使一个数字的
异步寄存器的功能可以组合成单个
GAL20RA10 。这使设计师能够离散逻辑相结合
功能集成到一个单一的设备。
组合控制
每个GAL20RA10宏寄存器可以通过绕过
断言两个复位和预置的乘积项。虽然这两个
乘积项被激活该触发器被旁路和D-输入
被直接呈现给反相输出缓冲器。这提供
设计师动态配置任何宏蜂窝的能力
一个组合的输出，或者以固定宏蜂窝作为组合仅
通过强制两个复位和预置产品条款活跃。一些逻辑
编译器将配置宏单元作为注册或组合
基于逻辑公式，则需要设计师给力
活跃组合复位和预置产品条款
宏单元。
可编程极性
的D输入到每个宏单元的触发器的极性为单独
可编程为高电平或低电平。这是通过
每个倒装的D输入端的可编程异或门
翻牌。该引脚的极性为低电平有效时， XOR位是亲
编程（或零），并且当XOR位被清除活性高（或
1 ） 。由于反相输出缓冲器，所述XOR门的输出
节点是从销相反的极性。但是应当指出的是，
可编程极性只影响锁存到触发器中的数据
在时钟乘积项的有效边缘。复位，预置和
预紧力将改变触发器的独立国家的国家
可编程极性位。编程的有源宝的能力
的D输入端larity可以用来减少的总数
产品条款中使用，通过使逻辑的DeMorganization
功能。这个逻辑还原由上述逻辑来实现的COM
编译器，并且不需要设计者来定义的极性。
并联触发器预紧
触发器一个GAL20RA10的可复位或预设距离
I / O引脚施加一个逻辑低电平到预引脚（引脚1上的DIP
包/上PLCC封装引脚2）和应用所需的逻辑
级别为每个I / O引脚。在I / O引脚必须保持有效的预
建立时间和保持时间。所有10个触发器被复位，或在预先设定
预紧力，独立于所有其他OLMC的投入。
在预压过程中的I / O引脚上的逻辑低电平将被预置的触发器，一
逻辑高电平复位触发器。任何触发器的输出是
预装必须被禁止。使预压时的输出
将保持目前的逻辑状态。但是应当指出的是，
预紧改变触发器，其输出由反相的状态
输出缓冲器中。触发器的复位将导致输出管脚
成为逻辑高和预置将导致一个逻辑低电平。记
那常见的输出使能引脚禁用的所有10个输出
GAL20RA10时保持高电平。
OUTPUT ENABLE
每个GAL20RA10宏蜂窝的输出由控制
独立输出“ AND'ing的”启用乘积项和
常见的低电平有效输出使能引脚（引脚13上的DIP封装/引脚
在PLCC封装16 ） 。的输出，而输出使能烯
产品能长期有效和输出使能引脚为低电平。这
输出控制结构允许多个输出使能的替代品。
3
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