Ne
Tolew 5V
INP咆哮
u
20L TS上
V8D
特点
高性能ê
2
CMOS
技术
- 3.5 ns的最大传播延迟
- 最大频率= 250 MHz的
- 2.5 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
- 兼容TTL均衡8毫安输出驱动
3.3V低电压20V8架构
- JEDEC兼容3.3V接口标准
- 5V兼容输入
ACTIVE PULL -UPS上的所有引脚
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
八个输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
- 可编程输出极性
下载所有的寄存器和上电复位
- 100 ％的功能可测性
应用程序包括：
- 胶逻辑的3.3V系统
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
用于识别电子签名
I
GAL20LV8
低电压E
2
CMOS PLD
通用阵列逻辑
功能框图
I / CLK
I
I
8
I
8
I
OLMC
I / O / Q
IMUX
CLK
OLMC
I / O / Q
可编程
与阵
(64 X 40)
8
OLMC
I / O / Q
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
I
8
OLMC
OE
OLMC
I / O / Q
I
I
I / O / Q
I
IMUX
I / OE
描述
该GAL20LV8D ，在3.5纳秒最大传播延迟时间，
提供了最高速度性能的PLD提供
市场。该GAL20LV8D使用莱迪思的制造
安森美半导体先进3.3V ê
2
CMOS工艺制造，其中的COM
bines与CMOS电可擦除（E
2
）浮栅技术。
高速擦写次数（ <100ms ）使器件可以被重现
编程快速，高效。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。在许多体系结构的配置的一个重要的子集
系统蒸发散可能与GAL20LV8D是列出的PAL结构
在宏小区描述部分的表中。 GAL20LV8D
设备能够模拟任何一种PAL结构的
全功能/熔丝图的兼容性。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
引脚配置
PLCC
I / CLK
VCC
NC
I / O / Q
26
25
I
4
I
I
I
NC
I
I
I
11
12
9
7
5
I
2
28
I
I / O / Q
I / O / Q
GAL20LV8D
顶视图
23
I / O / Q
NC
21
I / O / Q
I / O / Q
14
16
19
18
I / O / Q
I
I
NC
GND
I / OE
I
版权所有2000莱迪思半导体公司的所有品牌或产品名称均为其各自所有者的注册商标。此处的规格和信息如有
更改，恕不另行通知。
I / O / Q
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
2000年3月
20lv8_05
1
特定网络阳离子
GAL20LV8
输出逻辑宏单元（ OLMC ）
下面的讨论涉及到配置的输出逻辑
宏单元。但是应当注意的是，实际的实现是accom-
通过开发软件/硬件plished ，是完全透明
父母给用户。
有三种OLMC全局配置模式成为可能：
简单的，复杂的，
和
注册。
每种模式的细节
说明在下面的页面。两个全局位， SYN和AC0 ，
控制所有的宏单元模式配置。的XOR位
每个宏单元控制所述输出中的任何3的极性
模式，而每个宏单元的AC1位控制在 -
把/输出配置。这两个全球16个人的架构设计师用手工
tecture位定义出GAL20LV8D所有可能的配置。该
在这些结构位提供的信息是只给了一个bet-
该装置的器理解。编译器软件将包括透明
ently设置从管脚定义这些结构位，所以用户
应该不需要直接操纵这些结构位。
以下是PAL结构的GAL20LV8D的列表
可以效仿。它也显示了OLMC模式下的
设备模拟PAL架构。
PAL架构
通过GAL20LV8D仿真
20R8
20R6
20R4
20RP8
20RP6
20RP4
20L8
20H8
20P8
14L8
16L6
18L4
20L2
14H8
16H6
18H4
20H2
14P8
16P6
18P4
20P2
GAL20LV8D
全球OLMC模式
注册
注册
注册
注册
注册
注册
复
复
复
简单
简单
简单
简单
简单
简单
简单
简单
简单
简单
简单
简单
为OLMC编译器支持
软件编译器支持三种不同的全球OLMC模式
作为不同的设备类型。这些设备类型列于下表
下文。大多数编译器能够自动选择的能力
设备类型，一般根据寄存器的使用和输出
启用（ OE ）的用法。在设备上注册使用强制软
洁具选择注册方式。所有的组合输出
OE由乘积项控制将迫使软件选择
复杂的模式。该软件将只能选择简单模式
当所有输出专用组合没有OE控制。
在表中列出的不同类型的设备可以用于替代
由软件自动设备选择。欲了解更多详情，
请参阅编译器软件手册。
当使用编译器来配置设备，用户
要特别注意在每种模式下的限制。
In
注册方式
2脚和16脚是永久配置
作为时钟和输出使能，分别。这些引脚不能CON组
想通了登记模式专用的输入。
In
复模
引脚2和16成为专用输入和
采用26引脚的反馈路径，并分别为18针。因为
这个反馈通道的用法，销26和销18不具有
在此模式下的反馈选项。
In
简单模式
输出引脚的所有反馈路径路由
通过相邻引脚。在这样做时，两个最内部的销（销
21和23 ），将没有反馈选项，因为这些引脚
总是构成专用的组合输出。
注册
ABEL
中国政法大学
LOG / IC
OrCAD的- PLD
PLDesigner
TANGO - PLD
P20V8R
G20V8MS
GAL20V8_R
"Registered"
1
P20V8R
2
G20V8R
复
P20V8C
G20V8MA
GAL20V8_C7
"Complex"
1
P20V8C
2
G20V8C
简单
P20V8AS
G20V8AS
GAL20V8_C8
"Simple"
1
P20V8C
2
G20V8AS
3
自动模式选择
P20V8
G20V8
GAL20V8
GAL20V8A
P20V8A
G20V8
1 ）使用与
CON组fi guration
关键字。
2 ）在此之前2.0版的支持。
3 ）支持在版本1.20或更高版本。
3
特定网络阳离子
GAL20LV8
注册方式
在注册的模式，宏单元被配置为专用
注册输出或I / O功能。
在这种模式下可用的建筑结构与所述
常见20R8和20RP4设备与各种排列
极性， I / O和寄存器位置。
所有注册的宏单元共享公共时钟和输出使能
控制引脚。任何宏小区可以被配置为登记或I /
O.多达八个寄存器或多达八个I / O是可能在这种模式下。
专用的输入或输出功能可以被实现为子
将I / O功能。
注册产出的人均产出八大产品条款。 I / O都
每个输出7乘积项。
在JEDEC熔丝号，包括用户电子签名
（ UES ）熔丝和乘积项禁止（ PTD ）保险丝，显示
在接下来的页面上的逻辑图。
CLK
注册配置注册模式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 0这个定义输出配置。
- 2脚控制共同CLK为注册输出。
- 16引脚共同控制
OE
对已注册的输出。
- 引脚2 &引脚16是永久配置为CLK &
OE
注册输出配置。
D
Q
Q
XOR
OE
组合配置的注册方式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 1这个定义输出配置。
- 引脚2 &引脚16是永久配置为CLK &
OE
注册输出配置。
XOR
注：开发软件会自动配置所有的建筑控制位，并检查适当的引脚使用。
4
QQ：2881677436 复制
