GAL18V10
高性能ê
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 7.5 ns的最大传播延迟
- 最大频率= 111 MHz的
- 5.5 ns最大时钟输入到数据输出
- TTL兼容的16 mA输出
- UltraMOS
先进的CMOS技术
低功耗CMOS
- 75毫安典型电流Icc
ACTIVE PULL -UPS上的所有引脚
电子电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
TEN输出逻辑宏单元
- 使用标准22V10宏单元架构
- 最大的灵活性，复杂的逻辑设计
预载和上电寄存器复位
- 100 ％的功能可测性
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
用于识别电子签名
8
功能框图
I / CLK
RESET
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
8
OLMC
2
I
I / O / Q
可编程
与阵
(96X36)
8
OLMC
I / O / Q
I
10
OLMC
I / O / Q
10
OLMC
I
I / O / Q
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
描述
该GAL18V10 ，在7.5 ns的最大传播延迟时间，COM的
bines高性能CMOS工艺与电Eras-
能（E
2
）浮栅技术，提供了非常灵活的20针
PLD 。 CMOS电路允许GAL18V10消耗要少得多
相比于它的双极型晶体管的功率。电子
2
技
术提供高速（ <100ms ）擦除时间，提供的能力
重新编程或快速而有效地重新配置设备。
通过建立在流行的22V10架构， GAL18V10
消除学习曲线通常使用一个新的关联
器件结构。通用架构提供了最高
通过允许输出逻辑宏单元设计的灵活性（ OLMC ）
以由用户来配置。该GAL18V10 OLMC是完全的COM
兼容与OLMC标准双极型和CMOS DE- 22V10
恶习。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在制造过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和功能 -
先进而精湛的所有GAL的产品。此外， 100擦除/写周期，
在超过20年的数据保存指定。
OLMC
I / O / Q
I
预设
引脚配置
DIP
PLCC
I
I
2
I
I
I
I
I
8
6
4
I / CLK的Vcc
20
18
I / O / Q
I / O / Q
I / CLK
I
I
I
I / O / Q
1
20
VCC
I / O / Q
GAL
18V10
5
15
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
GAL18V10
顶视图
16
I / O / Q
I / O / Q
I
I
I
I
I / O / Q
GND
14
9
11
13
I / O / Q
I / O / Q GND I / O / Q I / O / Q I / O / Q
10
11
I / O / Q
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1997年7月
18v10_03
1
特定网络阳离子
GAL18V10
输出逻辑宏单元（ OLMC ）
该GAL18V10具有可变数目的每OLMC乘积项。
十个可用的OLMCs ，二OLMCs获得10的精良
UCT术语（管脚14和15） ，及其他八OLMCs有八
产品的每一个方面。除了可用于产品方面
逻辑，每个OLMC有一个附加的产品长期致力于输出
把使能控制。
每个OLMC的输出极性可单独编程
是真还是反转，在任何组合或注册模式。
这允许每个输出被单独配置为有源
高或低电平有效。
该GAL18V10有一个产品期限为异步重置（ AR ）
和一个乘积项为同步预置（SP）。这两个的精良
UCT条款适用于所有注册OLMCs 。异步
复位后，所有注册的输出为零的任何时间这个专用
乘积项被置位。同步预设设置所有的寄存器
到下一个时钟脉冲的后此上升沿逻辑一
乘积项被置位。
注： AR和SP产品条款将迫使的Q输出
触发器的输出的极性变成相同的状态无关。
因此，在复位操作中，该寄存器输出设置到零，
可能会导致无论是高或低的输出管脚，这取决于
该引脚极性选择。
A R
D
Q
CLK
SP
Q
4到1
MUX
2比1
MUX
GAL18V10输出逻辑宏单元（ OLMC ）
输出逻辑宏单元配置
每个GAL18V10的大电池具有两个主要功能
模式：注册，和组合的I / O 。的模式和
输出极性是由两个比特（SO和S1 ），它们通常被设置
由逻辑编译器进行控制。每两个主模式，
并且需要使它们的位设置，如下所述
和下页。
注册
在注册模式下，输出引脚与个人相关的
OLMC是由OLMC的D型触发器的Q输出驱动。
在销的输出信号的逻辑极性可以通过选择
指定输出缓冲区驱动或者真（高电平有效）或
倒置（低有效）。输出三态控制可作为IN-
个别的乘积项为每个OLMC ，并因此可以被定义
通过一个逻辑方程。该D触发器的/ Q输出被反馈到
与阵列，同时与真实的反馈补
可作为输入到与门阵列。
注：在注册模式下，反馈是的/ Q输出
寄存器，并且不从销;因此，一个销定义为稳压
istered只有一个输出端，并且不能用于动态
I / O ，如可以在组合引脚。
组合I / O
在组合模式下的引脚与个人相关的OLMC
由加和项门的输出驱动。的逻辑极性
在引脚输出信号可以通过指定的输出被选择
缓冲驱动要么真（高电平有效）或反转（低电平有效） 。输出
把三态控制可作为一个单独的产品，期限为
每个输出，并且可以单独地由编译器置位为
“开” （专用输出）， “关”（专用输入） ，或“产品 - 术语
驱动“ （动态I / O） 。反馈到与阵列是从销
输出端启用缓冲区。两极（真和倒）
销的被反馈到与阵列。
3
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