特定网络阳离子
GAL16V8
高性能ê
2
CMOS PLD
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 5 ns的最大传播延迟
- 最大频率= 166 MHz的
- 4 ns最大时钟输入到数据输出
- UltraMOS
先进的CMOS技术
50 ％至75 ％降低功耗双极性
- 75毫安的Icc典型的低功耗器件
- 45毫安典型的Icc上季度电力设备
ACTIVE PULL -UPS上的所有引脚
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/保证100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
八个输出逻辑宏单元
- 最大的灵活性，复杂的逻辑设计
- 可编程输出极性
- 还模拟20针PAL
具有完全功能的设备
灰/熔丝图/参数的兼容性
下载所有的寄存器和上电复位
- 100 ％的功能可测性
应用程序包括：
- DMA控制
- 状态机控制
- 高速图形处理
- 标准逻辑速度提升
用于识别电子签名
功能框图
I / CLK
CLK
GAL16V8
8
I
8
I
OLMC
I / O / Q
OLMC
I / O / Q
可编程
与阵
(64 X 32)
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
OLMC
I / O / Q
I
8
I
8
I
OLMC
OE
OLMC
I / O / Q
I / O / Q
I / OE
描述
该GAL16V8C ，在5 ns的最大传播延迟时间，COM的
bines高性能CMOS工艺与电Eras-
能（E
2
）浮栅技术，可提供最高速度
表现在PLD市场上。高速擦写次数
（ <100ms ）使得器件能够被快速有效重编程
计算好。
通用架构提供了最大的设计灵活性
使输出逻辑宏单元（ OLMC ）被配置
该用户。在许多体系结构配置的一个重要的子集
口粮可能与GAL16V8是PAL结构
在宏小区描述部分时，表中列出。 GAL16V8
设备能够模拟任何一种PAL结构的
全功能/熔丝图/参数的兼容性。
独特的测试电路和可编程细胞允许完成
交流，直流，并在制造过程中进行功能测试。其结果，
莱迪思半导体公司保证100 ％现场可编程
和所有的GAL产品的功能。此外， 100擦除/写
周期和数据保留超过20年的保证。
引脚配置
DIP
PLCC
I
I
2
I
I
I
I
I
8
14
9
I
GND
11
I / OE I / O / Q
13
6
4
I / CLK的Vcc
20
18
I / O / Q
I / O / Q
I / CLK
I
I
I
1
20
VCC
I / O / Q
I / O / Q
GAL16V8
16
I / O / Q
GAL
16V8
5
15
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I
I / O / Q
I / O / Q
I / O / Q
顶视图
I
I
I
I / O / Q
I
GND
10
11
I / OE
版权所有1996莱迪思半导体公司。 E2CMOS ， GAL ， ispGAL ，可编程逻辑器件， PLSI ， PDS ，硅森林， UltraMOS ，L与莱迪思半导体公司和L （程式化）注册
莱迪思半导体公司（ LSC ）的注册商标。在LSC标志，通用阵列逻辑，在系统可编程，系统内可编程， ISP ， ispATE ， ispCODE ， ispDOWNLOAD ，
ispGDS ， ispStarter ， ispSTREAM ， ispTEST ， ispTURBO ，锁锁， PDS + ， RFT ，总ISP和双GLB是莱迪思半导体公司的商标。 ISP是格子的服务标志。
半导体公司。提及的所有品牌名称和产品名称均为其各自所有者的注册商标。
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 681-0118 ; 1-888- ISP- PLDS ;传真（ 503 ） 681-3037 ; http://www.lattice.com
1996年数据手册
1996年数据手册
3-65
特定网络阳离子
GAL16V8
注册方式
在注册的模式，宏单元被配置为专用
注册输出或I / O功能。
在这种模式下可用的建筑结构与
常见16R8和16RP4设备与各种排列
极性， I / O和寄存器位置。
所有注册的宏单元共享公共时钟和输出使能
控制引脚。任何宏小区可以被配置为注册或
I / O 。多达八个寄存器或最多8个I / O是可能在本
模式。专用的输入或输出功能，可以实现
作为I / O功能的子集。
注册产出的人均产出八大产品条款。 I / O的
有每个输出7乘积项。
在JEDEC熔丝号，包括用户电子签名
（ UES ）熔丝和乘积项禁止（ PTD ）融合，是
以下页面上的逻辑图如图所示。
CLK
注册配置注册模式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 0这个定义输出配置。
- 引脚1控制常见的CLK为注册输出。
- 引脚11控制共同OE为注册输出。
- 引脚1 & 11脚被永久设置为CLK &
OE 。
D
Q
Q
XOR
OE
组合配置的注册方式
- SYN = 0 。
- AC0 = 1 。
- XOR = 0定义低电平有效输出。
- XOR = 1定义高电平输出。
- AC1 = 1这个定义输出配置。
- 引脚1 & 11脚被永久设置为CLK &
OE 。
XOR
注：开发软件会自动配置所有的建筑控制位，并检查适当的引脚使用。
3-68
1996年数据手册
