FS6377
可编程3 -PLL时钟发生器IC
1.0主要特点
三个片上锁相环具有可编程的参考和反馈分频器
四个独立的可编程多路复用器和后分频器
I
2
C - 总线串行接口
所有的PLL输出时钟驱动器的可编程断电
一个PLL和两个多路复用器/后分频器的组合可以通过SEL_CD输入进行修改
电路板测试三态输出
5V到3.3V的操作
接受5MHz至27MHz晶体谐振器
商用和工业温度范围内提供
2.0概述
的FS6377是CMOS时钟发生器集成电路设计为最小化在各种电子系统的成本和部件的数量。三
2
I C可编程锁相环（ PLL）的喂养四个可编程的多路复用器和后分频器提供的高度灵活性。
图1 ：引脚配置
2008 SCILLC 。版权所有。
2008年5月 - 第4版
出版订单号：
FS6377/D
FS6377
图2 ：框图
表1 ：引脚说明
针
TYPE
名字
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DI
DI
DI
P
AI
AO
DI
P
DI
P
DO
DO
P
DO
DI
U
U
U
U
U
U
描述
串行接口数据输入/输出
选择两个PLL C一根，多路D / C和后分频器C / D组合
关断输入
地
晶体振荡器输入
晶体振荡器的输出
输出使能输入
电源（ 5V至3.3V ）
地址选择
D时钟输出
地
C时钟输出
B时钟输出
电源（ 5V至3.3V ）
一个时钟输出
串行接口的时钟输出
SDA
SEL_CD
PD
VSS
XIN
XOUT
OE
VDD
ADDR
CLK -D
VSS
CLK_C
CLK_B
VDD
CLK_A
SCL
DO
关键字： AI ：模拟量输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出;
DI - 3 =三电平数字输入; DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
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3.0功能块描述
3.1锁相环（ PLL）的
每三个片上的PLL是一个标准的相位和频率锁定环的体系结构，乘以基准频率到
由整数的比值所需的频率。这个倍频是准确的。
如图3所示，每个锁相环包括一个基准分频器，相位频率检测器（PFD ） ，电荷泵，内部环
过滤，一个压控振荡器（VCO） ，和一个反馈分频器。
在操作过程中，参考频率（f
REF
），由机载晶体振荡器产生的，首先由参考分频器降低。
分频器值称为"modulus ， "和表示为N时
R
为参考分频器。分割的参考，然后送入在PFD 。
PFD的控制VCO的频率（f
VCO
）通过电荷泵和环路滤波器。该VCO提供了一个高速，低噪音，
连续可变频率时钟源为PLL 。 VCO的输出被反馈到PFD通过反馈分频器
（模数为N
F
） ，关闭循环。
在PFD将驱动VCO的向上或向下的频率，直到划分基准频率和分频VCO频率处出现
在PFD的输入端是相同的。基准频率与VCO频率之间的输入/输出关系是：
图3 ：锁相环框图
3.1.1 。参考分频器
参考分频器设计用于低相位抖动。除法器接受该基准振荡器的输出，并提供了一个divided-
频率下降到PFD 。参考分频器是一个8位的除法器，并且可以通过编程为任何模数从1到255的
编程的等效二进制值。一个除- 256还可以通过编程的8位00H实现的。
3.1.2 。反馈分频器
反馈分频器是基于双模预分频器技术。该技术允许在同一粒度为完全
可编程反馈分频器，同时仍允许所述可编程部分，以低速运转。高速预分频器（也
叫一个预定标器）被放置，因为高速的压控振荡器和可编程反馈分频器之间在该压控振荡器
可以操作。双模技术可以确保可靠的操作，在任何速度下VCO可以实现，从而降低整体
除法器的功率消耗。
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例如，一个固定的分频8可以在反馈分频器使用。不幸的是，除以8将限制有效
整个反馈分频器的8的倍数的模量。这种限制会限制PLL的以实现所需的输入 - 的能力
频率与输出频率比未做既参考和反馈分频器值相对较大。
一个大的反馈模量意味着该分频VCO的频率相对较低，需要宽的环路带宽，以使低
频率。调谐高频窄的环路带宽必须尽量减少抖动;因此，分模量应始终
是尽可能地小。
易懂的操作，请参考图4的M-计数器（带有模数始终等于M）的级联与双模
预分频器。在A计数器控制预分频器的模数。如果编入A-计数器中的值是A，预分频器
通过设置N + 1来划分的预分频器输出。此后，预分频器用N分至M-计数器输出复位A-计数器，
循环再次开始。需要注意的是，N = 8和A和M是二进制数。
假设在A计数器被编程到零。预分频器的模数将永远固定在N;及的整个模
反馈分压器成为M×N个。
接着，假定在A -计数器编程为1 。这将导致预分频器切换到分频N + 1为它的第一个鸿沟
周期，然后恢复到一个分频-N。实际上，在A计数器的整个循环过程中吸收（或"swallows" ）一个额外的时钟
反馈分频器。整体模量现在认为是相等的M×N + 1个。
本实施例可以被扩展以显示所述反馈分频器模数等于M×N个+ A，其中A<M 。
图4 ：反馈分频器
3.1.3 。反馈分频器编程
用于反馈分频器的正确操作时，A计数器必须只对小于或等于M-值被编程
计数器。因此，没有可供使用低于56分的所有模量。分频器的值的选择列于表2 。
上面的56的模量，反馈分频器可被编程到任何值高达2047 。
表2 ：反馈分频器模量在56
M-计数器：
FBKDIV [10： 3]
000
00000001
00000010
00000011
00000100
00000101
00000110
00000111
8
16
24
32
40
48
56
001
9
17
25
33
41
49
57
18
26
34
42
50
58
27
35
43
51
59
36
44
52
60
45
53
61
54
62
63
010
A-计数器： FBKDIV [ 2 ： 0 ]
011
100
101
110
111
反馈分频器模
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3.2后置分频器多路复用器
如图2中所示，在每个后除法器级的前一个输入多路复用器可从PLL频率的任何一个或所述参考选择
频率。频率的选择是通过我做的
2
C总线。
上2的四个多路复用器（多路复用器C和D中的图2）的输入频率可以在不重新编程通过一个逻辑电平输入来改变
在SEL_CD引脚。
3.3后分频器
后分频器进行了一些有用的功能。首先，它允许压控振荡器在一个窄的速度范围内相对于操作
的各种输出时钟的速度，该设备需要产生。其次，它改变了基本的PLL公式
其中N
F
, N
R
和N
P
有反馈，参考和后分频器模量分别为，和f
CLK
和f
REF
是输出和参考
振荡器的频率。分母中的额外整数允许在循环的编程对于许多应用更灵活
其中，频率必须精确地实现。
上的两个4交分频器复用器（后分频器C和D在图2中）的弹性模量可以在不重新编程以改变
在SEL_CD引脚逻辑电平。
4.0器件工作
该FS6377权力与所有内部寄存器清零，提供晶振频率为所有的输出。操作发生，
寄存器必须以最显著位（MSB）到最低显著位（ LSB）的顺序进行装载。在FS6377的寄存器映射
在表3中，和I所示
2
C总线编程信息详见5.0节。
参考，反馈和后分频器的控制详见表5。选择这些分频器的直接控制如何快速VCO
将运行。最大VCO速度记录在
表13 。
4.1 SEL_CD输入
该SEL_CD引脚提供了一种方法来改变PLL C，多路复用器C和D ，后分频器C和D的操作，而无需重新编程
该设备。在SEL_CD引脚上的逻辑低电平选择控制位与"C1"或"D1"符号，按表3的逻辑高电平上
SEL_CD引脚选择控制位与"C2"或"D2"符号，根据表3 。
注意，当使用SEL_CD销2的运行频率之间的变化可以产生毛刺的输出，尤其是当后
分频器（s）是/被改变。
4.2掉电和输出使能
逻辑高电平上的PD引脚权力，都有各自的省电控制位FS6377下来那些部分
启用。需要注意的是PD引脚具有内部上拉电阻。
当后分频器断电时，相关的输出驱动器被拉低。当所有的PLL和后分频器断电
晶体振荡器也断电。 XIN引脚被拉低，而XOUT引脚拉高。
在OE引脚上的逻辑低电平所有三态输出时钟。注意，该引脚具有内部上拉电阻。
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