)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
1.0
特点
2.0
描述
可产生高达18低偏移，非反相
从一个时钟输入时钟
最多支持四个SDRAM DIMM的
2
无论是使用I C
- 总线或SMBus串行接口
读写单个时钟输出能力
控制
输出使能引脚三态的所有时钟输出设施
泰特板测试
时钟输出歪斜匹配到小于250PS
比5ns的传播延迟更小
输出阻抗： 17Ω ，在0.5V
DD
串行接口I / O满足I C规格;所有其他
I / O是LVTTL / LVCMOS兼容
五differerent引脚配置：
FS6050 ：采用48引脚SSOP 18时钟输出
FS6051 ：在一个28引脚SOIC ， SSOP 10时钟输出
FS6053 ：在一个28引脚SOIC 13时钟输出
FS6054 ：在一个28引脚SOIC 14个时钟输出
2
该FS6050系列的CMOS时钟扇出缓冲器IC是
设计用于高速主板的应用，例如
英特尔奔腾II PC100的系统与100MHz的
SDRAM 。
高达18缓冲，非反相的时钟输出
扇出从一个时钟输入。单个时钟
歪斜匹配到小于250PS在100MHz 。多种
电源和地减少供应的影响
噪声对器件性能。
2
在I C总线控制，单个时钟输出可
开启或关闭。低电平有效输出使能可
强制所有的时钟输出三态水平系统
测试。
图2 ：引脚配置（ FS6050 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_17
SDRAM_9
SDRAM_8
（保留）
（保留）
VDD
VSS
VSS
27
VSS_i
2
C
26
23
VDD
VDD
VDD
VDD
VSS
VSS
VSS
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
图1 ：框图（ FS6050 ）
10
FS6050
11
12
13
14
15
16
17
18
19
20
21
22
VDD
（保留）
（保留）
SDRAM_3
SDRAM_4
SDRAM_5
SDRAM_6
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_7
SDRAM_16
VDD
VDD
VDD
VDD
CLK_IN
VDD
VDD_I
2
C
VSS
VSS
VSS
VSS
VSS
SDRAM_ （0： 1）
VDD_I
2
C
VSS
VDD
SDA
串行
接口
SCL
VSS_i
2
C
18
SDRAM_ （ 2:3）
VSS
VDD
48引脚SSOP
SDRAM_ （4： 5）
VSS
VDD
SDRAM_ （ 6 ： 7 ）
CLK_IN
VSS
VDD
图3 ：引脚配置（ FS6051 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_17
VDD
VDD
VDD
VSS
VSS
VSS_i
2
C
VSS
OE
SCL
SDRAM_ （ 8 ： 9 ）
VSS
VDD
28
27
26
25
24
23
22
21
20
19
18
17
16
VSS
VDD
SDRAM_ （ 12:13 ）
VSS
VDD
FS6051
10
11
12
13
14
1
2
3
4
5
6
7
8
9
SDRAM_ （ 14:15 ）
VSS
VDD
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_16
VDD_I
2
C
VDD
VDD
CLK_IN
VDD
SDRAM_16
OE
VSS
VDD
SDRAM_17
VSS
28引脚SOIC ， SSOP
FS6050
额外的引脚配置说明第2页。
,62
Intel和Pentium是Intel Corporation的注册商标。我
2
C是飞利浦电子NV美国Microsystems公司的授权商标，公司保留修改细节的权利规范
可能需要系统蒸发散，以允许改善其产品的设计。
4.5.99
SDA
VSS
VSS
VSS
15
SDRAM_ （ 10:11 ）
SDA
24
1
2
3
4
5
6
7
8
9
25
SCL
OE
)6)6)6)6
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
？ ？ ?????? ?? X ？牛逼
1999年4月
表1 ：引脚说明
关键字： AI =模拟输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出; DI - 3 =三电平数字输入，
DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
PIN （ FS6050 ）
11
25
24
4
5
8
9
13
14
17
18
31
32
35
36
40
41
44
45
21
28
38
3, 7, 12, 16,
20, 29, 33, 37,
42, 46
23
6, 10, 15, 19,
22, 27, 30, 34,
39, 43
26
1, 2, 47, 48
PIN （ FS6051 ）
9
15
14
2
3
6
7
-
-
-
-
-
-
-
-
22
23
26
27
11
18
20
1, 5, 10, 19,
24, 28
13
4, 8, 12, 17,
21, 25
16
-
PIN （ FS6053 ）
9
15
14
2
3
6
7
-
-
10
11
18
19
-
-
22
23
26
27
12
-
-
1, 5, 20, 24,
28
13
4, 8, 17, 21,
25
16
-
PIN （ FS6054 ）
9
15
14
2
3
6
7
-
-
10
11
18
19
-
-
22
23
26
27
12
17
20
1, 5, 24, 28
13
4, 8, 21, 25
16
-
TYPE
DI
DI
U
DI
U
O
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DI
U
P
P
P
P
-
名字
CLK_IN
SCL
SDA
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_4
SDRAM_5
SDRAM_6
SDRAM_7
SDRAM_8
SDRAM_9
SDRAM_10
SDRAM_11
SDRAM_12
SDRAM_13
SDRAM_14
SDRAM_15
SDRAM_16
SDRAM_17
OE
VDD
VDD_I
2
C
VSS
VSS_i
2
C
（保留）
描述
时钟输入SDRAM的时钟输出
串行时钟输入
串行数据输入/输出
SDRAM时钟输出（字节0 ）
SDRAM时钟输出（字节1 ）
SDRAM反馈时钟输出（字节2 ）
输出低电平时使所有三态输出的时钟
对于SDRAM时钟缓冲器3.3V ± 5 ％电源
串行通信3.3V ± 5 ％电源
地面SDRAM时钟缓冲器
地面的串行通信
版权所有
图4 ：引脚配置（ FS6053 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_9
SDRAM_8
VSS_i
2
C
VDD
VDD
VDD
VSS
VSS
VSS
SCL
图5 ：引脚配置（ FS6054 ）
SDRAM_13
SDRAM_15
SDRAM_14
SDRAM_12
SDRAM_9
SDRAM_17
17
SDRAM_8
VDD
VDD
VSS
VSS
VSS_i
2
C
16
13
28
27
26
25
24
23
22
21
20
OE
19
18
28
27
26
25
24
23
22
21
20
19
18
17
16
15
FS6053
10
11
12
13
14
1
2
3
4
5
FS6054
10
11
12
14
6
7
8
9
1
2
3
4
5
6
7
8
9
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_6
SDRAM_7
SDRAM_16
VDD_I
2
C
VDD
VDD
CLK_IN
VSS
SDRAM_16
SDRAM_3
SDRAM_6
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_7
CLK_IN
VDD
VDD
VDD_I
2
C
SDA
SDA
VSS
VSS
VSS
15
SCL
4.5.99
,62
2
)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
3.0
编程信息
3.2
寄存器编程
表2 ：时钟使能
控制输入
OE
0
1
时钟输出（兆赫）
SDRAM_0 ： 17
三态
CLK_IN
甲逻辑1写入到一个有效位位置接通AS-
签名输出时钟。同样地，逻辑零写入到
有效比特位置关闭分配的输出时钟。
任何未使用或保留的寄存器位应被清
零。
串行位被写入该设备中显示的顺序
表3中。
表3：注册摘要
3.1
电初始化
串行位
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
数据字节
时钟输出
SDRAM_7
SDRAM_6
SDRAM_5
所有输出使能和主动上电时，所有
输出控制寄存器位被初始化为1 。
的输出必须在上电时进行配置，并且不
预计在正常操作期间进行配置。 Inac-
略去输出保持低电平，并禁止进行切换。
（MSB）
BYTE 0
SDRAM控制寄存器0
SDRAM_4
SDRAM_3
SDRAM_2
SDRAM_1
3.1.1未使用的输出
未使用本装置的版本与输出
减少引出线还是内部运作。为了减少
从卸载功耗和串扰的影响
输出，则建议这些输出被切断
通过控制寄存器。
（ LSB ）
（MSB）
SDRAM_0
SDRAM_15
SDRAM_14
SDRAM_13
1个字节
SDRAM控制寄存器1
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_9
（ LSB ）
（MSB）
SDRAM_8
SDRAM_17
SDRAM_16
版权所有
2字节
SDRAM控制寄存器2
版权所有
版权所有
版权所有
版权所有
（ LSB ）
版权所有
4.5.99
,62
3
)6)6)6)6
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
？ ？ ?????? ?? X ？牛逼
1999年4月
表4 ：字节0 - SDRAM控制寄存器0
注册
位
7
6
5
4
3
2
1
0
时钟
产量
SDRAM_7
SDRAM_6
SDRAM_5
SDRAM_4
SDRAM_3
SDRAM_2
SDRAM_1
SDRAM_0
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
18 PIN
PIN码17
引脚14
引脚13
9针
引脚8
5脚
引脚4
输出引脚
(FS6051)
-
-
-
-
7针
引脚6
3脚
销2
输出引脚
(FS6053)
引脚11
引脚10
-
-
7针
引脚6
3脚
销2
输出引脚
(FS6054)
引脚11
引脚10
-
-
7针
引脚6
3脚
销2
表5 ： 1字节 - SDRAM控制寄存器1
注册
位
15
14
13
12
11
10
9
8
时钟
产量
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_9
SDRAM_8
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
45针
引脚44
PIN码41
引脚40
引脚36
35 PIN
引脚32
PIN码31
输出引脚
(FS6051)
27针
26针
23针
引脚22
-
-
-
-
输出引脚
(FS6053)
27针
26针
23针
引脚22
-
-
PIN码19
18 PIN
输出引脚
(FS6054)
27针
26针
23针
引脚22
-
-
PIN码19
18 PIN
表6 ： 2字节 - SDRAM控制寄存器2
注册
位
23
22
21
20
19
18
17
16
时钟
产量
SDRAM_17
SDRAM_16
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
28针
引脚21
-
-
-
-
-
-
输出引脚
(FS6051)
18 PIN
引脚11
-
-
-
-
-
-
输出引脚
(FS6053)
-
引脚12
-
-
-
-
-
-
输出引脚
(FS6054)
PIN码17
引脚12
-
-
-
-
-
-
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
4.5.99
,62
4
)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
4.0
双串行接口控制
这种集成电路是一个读/写从器件
2
同时支持集成互连总线（ I C总线）和系统
管理总线（SMBus ）的两线串行接口亲
母育酚。该被写入的唯一的装置地址
设备确定部件是否希望接收
2
SMBus的命令或I C命令。由于SMBus是
2
从I C总线，协议为双方的总线类型派生
是非常相似的。
在一般情况下，该总线由一个主控制DE-
副产生串行时钟SCL ，控制总线
访问，并产生起始和停止条件
同时，该设备就成为一个奴隶。主机和从机
可以作为发送器或接收器，但由主操作
设备确定哪种模式被激活。一种设备，
将数据发送到总线上被定义为发射机和
接收数据的器件作为接收器。
总线逻辑电平和时序参数本文提到的跟着
2
低I C总线规范。逻辑电平是根据基于每个
百分比VDD的。逻辑- 1对应于一个标称
VDD的电压，而逻辑零对应于地面
（VSS） 。
4.1.4数据有效
SDA线上的状态代表在SDA有效数据
线是稳定的SCL的高电平周期的持续时间
后一个启动条件时行。在数据
SDA线只能期间的低电平期间改变
SCL信号。有每个数据比特的一个时钟脉冲。
每次数据传输是通过启动条件启动和
终止一个停止条件。数据的数量
转启动和停止条件之间的字节
由主设备来确定，并且可以继续
无限期。然而，数据被覆盖到设备
数据寄存器后，副从充满溢出
最后一个寄存器到第一寄存器中，然后在第二，
等等，在一个先入先覆盖的方式。
4.1.5应答
当处理时，接收装置被要求gen-
中心提供全方位接收到每个字节后的应答。该
主器件必须产生一个额外的时钟脉冲，统筹
前前后后与应答位。在DE-确认
副必须在高周期将SDA线拉低
主应答时钟脉冲。建立和保持
时间必须加以考虑。
主控制器通过没有数据结束信号给从机
产生于具有最后一个字节的应答位
被阅读（主频）从奴隶。在这种情况下，该
从设备必须保持SDA线为高电平，允许主机
产生一个停止条件。
4.1
总线条件
在总线上的数据传输可以仅启动时
总线不忙。在数据传输中，数据线
（ SDA），必须保持稳定，只要时钟线（SCL）
高。变化的数据线时，在时钟线为
高由设备视为启动或停止
2
条件。这两个I C总线和SMBus协议定义
下面在总线上的条件。参见图12 ：总线
有关更多信息，定时数据。
4.2
总线操作和命令
4.1.1不忙
这两个数据（ SDA）和时钟（ SCL ）线保持高
表示总线不忙。
4.1.2启动数据传输
高到SDA线，而SCL的低转换IN-
放高表示起始条件。所有的命令
该设备前必须有一个起始条件。
4.1.3停止数据传输
低到SDA线上的高转换而SCL保持
高电平表示停止条件。在所有的命令
设备必须跟一个停止条件。
所有可编程的寄存器可通过双进行访问
双向两线数字接口。该器件接受
随机寄存器读/写和顺序
2
寄存器读/写I C命令。该设备还
支持的块读/写SMBus的命令。
4.2.1 I
2
C总线和SMBus器件寻址
后产生一个起始条件，总线主控器
广播之后是R / W七位设备地址
2
位。需要注意的是在I C总线或SMBus必须在每次设备
有一个唯一的地址，以避免总线冲突。
对于一个SMBus接口，该装置的地址是：
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
4.5.99
,62
5
)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
1.0
特点
2.0
描述
可产生高达18低偏移，非反相
从一个时钟输入时钟
最多支持四个SDRAM DIMM的
2
无论是使用I C
- 总线或SMBus串行接口
读写单个时钟输出能力
控制
输出使能引脚三态的所有时钟输出设施
泰特板测试
时钟输出歪斜匹配到小于250PS
比5ns的传播延迟更小
输出阻抗： 17Ω ，在0.5V
DD
串行接口I / O满足I C规格;所有其他
I / O是LVTTL / LVCMOS兼容
五differerent引脚配置：
FS6050 ：采用48引脚SSOP 18时钟输出
FS6051 ：在一个28引脚SOIC ， SSOP 10时钟输出
FS6053 ：在一个28引脚SOIC 13时钟输出
FS6054 ：在一个28引脚SOIC 14个时钟输出
2
该FS6050系列的CMOS时钟扇出缓冲器IC是
设计用于高速主板的应用，例如
英特尔奔腾II PC100的系统与100MHz的
SDRAM 。
高达18缓冲，非反相的时钟输出
扇出从一个时钟输入。单个时钟
歪斜匹配到小于250PS在100MHz 。多种
电源和地减少供应的影响
噪声对器件性能。
2
在I C总线控制，单个时钟输出可
开启或关闭。低电平有效输出使能可
强制所有的时钟输出三态水平系统
测试。
图2 ：引脚配置（ FS6050 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_17
SDRAM_9
SDRAM_8
（保留）
（保留）
VDD
VSS
VSS
27
VSS_i
2
C
26
23
VDD
VDD
VDD
VDD
VSS
VSS
VSS
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
图1 ：框图（ FS6050 ）
10
FS6050
11
12
13
14
15
16
17
18
19
20
21
22
VDD
（保留）
（保留）
SDRAM_3
SDRAM_4
SDRAM_5
SDRAM_6
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_7
SDRAM_16
VDD
VDD
VDD
VDD
CLK_IN
VDD
VDD_I
2
C
VSS
VSS
VSS
VSS
VSS
SDRAM_ （0： 1）
VDD_I
2
C
VSS
VDD
SDA
串行
接口
SCL
VSS_i
2
C
18
SDRAM_ （ 2:3）
VSS
VDD
48引脚SSOP
SDRAM_ （4： 5）
VSS
VDD
SDRAM_ （ 6 ： 7 ）
CLK_IN
VSS
VDD
图3 ：引脚配置（ FS6051 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_17
VDD
VDD
VDD
VSS
VSS
VSS_i
2
C
VSS
OE
SCL
SDRAM_ （ 8 ： 9 ）
VSS
VDD
28
27
26
25
24
23
22
21
20
19
18
17
16
VSS
VDD
SDRAM_ （ 12:13 ）
VSS
VDD
FS6051
10
11
12
13
14
1
2
3
4
5
6
7
8
9
SDRAM_ （ 14:15 ）
VSS
VDD
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_16
VDD_I
2
C
VDD
VDD
CLK_IN
VDD
SDRAM_16
OE
VSS
VDD
SDRAM_17
VSS
28引脚SOIC ， SSOP
FS6050
额外的引脚配置说明第2页。
,62
Intel和Pentium是Intel Corporation的注册商标。我
2
C是飞利浦电子NV美国Microsystems公司的授权商标，公司保留修改细节的权利规范
可能需要系统蒸发散，以允许改善其产品的设计。
4.5.99
SDA
VSS
VSS
VSS
15
SDRAM_ （ 10:11 ）
SDA
24
1
2
3
4
5
6
7
8
9
25
SCL
OE
)6)6)6)6
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
？ ？ ?????? ?? X ？牛逼
1999年4月
表1 ：引脚说明
关键字： AI =模拟输入; AO =模拟输出; DI =数字输入; DI
U
=输入，带内部上拉; DI
D
=输入，带内部上拉下来; DIO =数字输入/输出; DI - 3 =三电平数字输入，
DO =数字输出; P =电源/接地; ＃ =低电平有效引脚
PIN （ FS6050 ）
11
25
24
4
5
8
9
13
14
17
18
31
32
35
36
40
41
44
45
21
28
38
3, 7, 12, 16,
20, 29, 33, 37,
42, 46
23
6, 10, 15, 19,
22, 27, 30, 34,
39, 43
26
1, 2, 47, 48
PIN （ FS6051 ）
9
15
14
2
3
6
7
-
-
-
-
-
-
-
-
22
23
26
27
11
18
20
1, 5, 10, 19,
24, 28
13
4, 8, 12, 17,
21, 25
16
-
PIN （ FS6053 ）
9
15
14
2
3
6
7
-
-
10
11
18
19
-
-
22
23
26
27
12
-
-
1, 5, 20, 24,
28
13
4, 8, 17, 21,
25
16
-
PIN （ FS6054 ）
9
15
14
2
3
6
7
-
-
10
11
18
19
-
-
22
23
26
27
12
17
20
1, 5, 24, 28
13
4, 8, 21, 25
16
-
TYPE
DI
DI
U
DI
U
O
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DO
DI
U
P
P
P
P
-
名字
CLK_IN
SCL
SDA
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_4
SDRAM_5
SDRAM_6
SDRAM_7
SDRAM_8
SDRAM_9
SDRAM_10
SDRAM_11
SDRAM_12
SDRAM_13
SDRAM_14
SDRAM_15
SDRAM_16
SDRAM_17
OE
VDD
VDD_I
2
C
VSS
VSS_i
2
C
（保留）
描述
时钟输入SDRAM的时钟输出
串行时钟输入
串行数据输入/输出
SDRAM时钟输出（字节0 ）
SDRAM时钟输出（字节1 ）
SDRAM反馈时钟输出（字节2 ）
输出低电平时使所有三态输出的时钟
对于SDRAM时钟缓冲器3.3V ± 5 ％电源
串行通信3.3V ± 5 ％电源
地面SDRAM时钟缓冲器
地面的串行通信
版权所有
图4 ：引脚配置（ FS6053 ）
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_9
SDRAM_8
VSS_i
2
C
VDD
VDD
VDD
VSS
VSS
VSS
SCL
图5 ：引脚配置（ FS6054 ）
SDRAM_13
SDRAM_15
SDRAM_14
SDRAM_12
SDRAM_9
SDRAM_17
17
SDRAM_8
VDD
VDD
VSS
VSS
VSS_i
2
C
16
13
28
27
26
25
24
23
22
21
20
OE
19
18
28
27
26
25
24
23
22
21
20
19
18
17
16
15
FS6053
10
11
12
13
14
1
2
3
4
5
FS6054
10
11
12
14
6
7
8
9
1
2
3
4
5
6
7
8
9
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_3
SDRAM_6
SDRAM_7
SDRAM_16
VDD_I
2
C
VDD
VDD
CLK_IN
VSS
SDRAM_16
SDRAM_3
SDRAM_6
SDRAM_0
SDRAM_1
SDRAM_2
SDRAM_7
CLK_IN
VDD
VDD
VDD_I
2
C
SDA
SDA
VSS
VSS
VSS
15
SCL
4.5.99
,62
2
)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
3.0
编程信息
3.2
寄存器编程
表2 ：时钟使能
控制输入
OE
0
1
时钟输出（兆赫）
SDRAM_0 ： 17
三态
CLK_IN
甲逻辑1写入到一个有效位位置接通AS-
签名输出时钟。同样地，逻辑零写入到
有效比特位置关闭分配的输出时钟。
任何未使用或保留的寄存器位应被清
零。
串行位被写入该设备中显示的顺序
表3中。
表3：注册摘要
3.1
电初始化
串行位
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
数据字节
时钟输出
SDRAM_7
SDRAM_6
SDRAM_5
所有输出使能和主动上电时，所有
输出控制寄存器位被初始化为1 。
的输出必须在上电时进行配置，并且不
预计在正常操作期间进行配置。 Inac-
略去输出保持低电平，并禁止进行切换。
（MSB）
BYTE 0
SDRAM控制寄存器0
SDRAM_4
SDRAM_3
SDRAM_2
SDRAM_1
3.1.1未使用的输出
未使用本装置的版本与输出
减少引出线还是内部运作。为了减少
从卸载功耗和串扰的影响
输出，则建议这些输出被切断
通过控制寄存器。
（ LSB ）
（MSB）
SDRAM_0
SDRAM_15
SDRAM_14
SDRAM_13
1个字节
SDRAM控制寄存器1
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_9
（ LSB ）
（MSB）
SDRAM_8
SDRAM_17
SDRAM_16
版权所有
2字节
SDRAM控制寄存器2
版权所有
版权所有
版权所有
版权所有
（ LSB ）
版权所有
4.5.99
,62
3
)6)6)6)6
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
？ ？ ?????? ?? X ？牛逼
1999年4月
表4 ：字节0 - SDRAM控制寄存器0
注册
位
7
6
5
4
3
2
1
0
时钟
产量
SDRAM_7
SDRAM_6
SDRAM_5
SDRAM_4
SDRAM_3
SDRAM_2
SDRAM_1
SDRAM_0
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
18 PIN
PIN码17
引脚14
引脚13
9针
引脚8
5脚
引脚4
输出引脚
(FS6051)
-
-
-
-
7针
引脚6
3脚
销2
输出引脚
(FS6053)
引脚11
引脚10
-
-
7针
引脚6
3脚
销2
输出引脚
(FS6054)
引脚11
引脚10
-
-
7针
引脚6
3脚
销2
表5 ： 1字节 - SDRAM控制寄存器1
注册
位
15
14
13
12
11
10
9
8
时钟
产量
SDRAM_15
SDRAM_14
SDRAM_13
SDRAM_12
SDRAM_11
SDRAM_10
SDRAM_9
SDRAM_8
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
45针
引脚44
PIN码41
引脚40
引脚36
35 PIN
引脚32
PIN码31
输出引脚
(FS6051)
27针
26针
23针
引脚22
-
-
-
-
输出引脚
(FS6053)
27针
26针
23针
引脚22
-
-
PIN码19
18 PIN
输出引脚
(FS6054)
27针
26针
23针
引脚22
-
-
PIN码19
18 PIN
表6 ： 2字节 - SDRAM控制寄存器2
注册
位
23
22
21
20
19
18
17
16
时钟
产量
SDRAM_17
SDRAM_16
描述
（1 ） /关（ 0 ）
（1 ） /关（ 0 ）
输出引脚
(FS6050)
28针
引脚21
-
-
-
-
-
-
输出引脚
(FS6051)
18 PIN
引脚11
-
-
-
-
-
-
输出引脚
(FS6053)
-
引脚12
-
-
-
-
-
-
输出引脚
(FS6054)
PIN码17
引脚12
-
-
-
-
-
-
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
保留（设置为0）
4.5.99
,62
4
)6)6)6)6
？ ？ ?????? ?? X ？牛逼
/ RZ ？ 6NHZ &ORFN ） DQRXW ％ XIIHU ， &V
1999年4月
4.0
双串行接口控制
这种集成电路是一个读/写从器件
2
同时支持集成互连总线（ I C总线）和系统
管理总线（SMBus ）的两线串行接口亲
母育酚。该被写入的唯一的装置地址
设备确定部件是否希望接收
2
SMBus的命令或I C命令。由于SMBus是
2
从I C总线，协议为双方的总线类型派生
是非常相似的。
在一般情况下，该总线由一个主控制DE-
副产生串行时钟SCL ，控制总线
访问，并产生起始和停止条件
同时，该设备就成为一个奴隶。主机和从机
可以作为发送器或接收器，但由主操作
设备确定哪种模式被激活。一种设备，
将数据发送到总线上被定义为发射机和
接收数据的器件作为接收器。
总线逻辑电平和时序参数本文提到的跟着
2
低I C总线规范。逻辑电平是根据基于每个
百分比VDD的。逻辑- 1对应于一个标称
VDD的电压，而逻辑零对应于地面
（VSS） 。
4.1.4数据有效
SDA线上的状态代表在SDA有效数据
线是稳定的SCL的高电平周期的持续时间
后一个启动条件时行。在数据
SDA线只能期间的低电平期间改变
SCL信号。有每个数据比特的一个时钟脉冲。
每次数据传输是通过启动条件启动和
终止一个停止条件。数据的数量
转启动和停止条件之间的字节
由主设备来确定，并且可以继续
无限期。然而，数据被覆盖到设备
数据寄存器后，副从充满溢出
最后一个寄存器到第一寄存器中，然后在第二，
等等，在一个先入先覆盖的方式。
4.1.5应答
当处理时，接收装置被要求gen-
中心提供全方位接收到每个字节后的应答。该
主器件必须产生一个额外的时钟脉冲，统筹
前前后后与应答位。在DE-确认
副必须在高周期将SDA线拉低
主应答时钟脉冲。建立和保持
时间必须加以考虑。
主控制器通过没有数据结束信号给从机
产生于具有最后一个字节的应答位
被阅读（主频）从奴隶。在这种情况下，该
从设备必须保持SDA线为高电平，允许主机
产生一个停止条件。
4.1
总线条件
在总线上的数据传输可以仅启动时
总线不忙。在数据传输中，数据线
（ SDA），必须保持稳定，只要时钟线（SCL）
高。变化的数据线时，在时钟线为
高由设备视为启动或停止
2
条件。这两个I C总线和SMBus协议定义
下面在总线上的条件。参见图12 ：总线
有关更多信息，定时数据。
4.2
总线操作和命令
4.1.1不忙
这两个数据（ SDA）和时钟（ SCL ）线保持高
表示总线不忙。
4.1.2启动数据传输
高到SDA线，而SCL的低转换IN-
放高表示起始条件。所有的命令
该设备前必须有一个起始条件。
4.1.3停止数据传输
低到SDA线上的高转换而SCL保持
高电平表示停止条件。在所有的命令
设备必须跟一个停止条件。
所有可编程的寄存器可通过双进行访问
双向两线数字接口。该器件接受
随机寄存器读/写和顺序
2
寄存器读/写I C命令。该设备还
支持的块读/写SMBus的命令。
4.2.1 I
2
C总线和SMBus器件寻址
后产生一个起始条件，总线主控器
广播之后是R / W七位设备地址
2
位。需要注意的是在I C总线或SMBus必须在每次设备
有一个唯一的地址，以避免总线冲突。
对于一个SMBus接口，该装置的地址是：
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
4.5.99
,62
5
QQ：2881677436 复制
