初步
FM24W256
256KB宽电压串行F-RAM
特点
256K位的非易失性铁电RAM
组织为32,768 ×8位
高耐用性100万亿美元（ 10
14
）读/写操作
38年的数据保存（
@
+75C)
无需等待的写入
先进的高可靠性铁电工艺
快速两线串行接口
高达1 MHz的最高总线频率
直接硬件替代EEPROM
支持传统时序100千赫& 400千赫
低功耗工作
宽电压工作2.7V - 5.5V
100
A
有功电流（ 100千赫）
15
A
待机电流（典型值）。
行业标准配置
工业级温度-40 ° C至+ 85°C
8引脚“绿色” / RoHS指令的SOIC封装
描述
该FM24W256是256千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或F -RAM是
非易失性和执行读取和写入像
内存。它提供可靠的数据保持10年
同时消除了复杂性，开销，并且
所造成的系统级可靠性问题
EEPROM和其它非易失性存储器。
该FM24W256执行写在总线操作
速度。没有写入延迟发生。数据被写入到
存储器阵列后，立即就已经
成功传输到该设备。下一班车
循环可立即开始，而不需要
数据轮询。此外，该产品报价
大量的擦写次数与其它相比，
非易失性存储器。该FM24W256能够
支持10
14
读/写周期，或亿
倍以上的写周期比EEPROM 。
这些功能使得FM24W256理想
需要频繁的非易失性存储器应用
或快速写入。种类繁多，从数据采集
其中写入周期的数目可以是关键的，以
要求严苛的工业控制，其中长写
EEPROM的时间可能会导致数据丢失。该
这些特征的组合允许更频繁的数据
写入与用于系统开销较少。
该FM24W256提供了实实在在的利益
用户的串行EEPROM ，但这些好处
可在一个硬件简易替换。该
FM24W256是行业标准的8引脚
SOIC封装使用熟悉的两线协议。它
保证在一个工业级温度范围
-40 ° C至+ 85°C 。
这是一个已经固定的目标规格，但受产品
改变正在申请鉴定的结果。
引脚配置
A0
A1
A2
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
引脚名称
A0-A2
SDA
SCL
WP
VSS
VDD
功能
器件的地址选择
串行数据/地址
串行时钟
写保护
地
电源电压
订购信息
FM24W256-G
FM24W256-GTR
FM24W256-EG*
FM24W256-EGTR*
8引脚“绿色” / RoHS指令的SOIC
8引脚“绿色” / RoHS指令的SOIC ，磁带
& REEL
8引脚“绿色” / RoHS指令EIAJ SOIC
8引脚“绿色” / RoHS指令EIAJ SOIC ，
磁带&卷轴
*不推荐用于新设计
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
修订版1.3
2011年7月
http://www.ramtron.com
分页： 13 1
FM24W256 - 256Kb的宽电压I2C F-RAM
计数器
地址
LATCH
4,096 x 64
FRAM阵列
8
SDA
串行到并行
变流器
数据锁存器
SCL
WP
A0-A2
控制逻辑
图1.框图
引脚说明
引脚名称
A0-A2
TYPE
输入
引脚说明
器件的地址选择0-2 ：这些引脚用来选择多达8个设备1
相同类型相同的两线总线上。选择设备，在该地址值
这三个引脚必须匹配包含在从地址中的相应位。该
地址引脚内部下拉。
串行数据/地址：这是一个双向引脚为两线接口。这是
开漏和旨在是有线或运算的结果与所述两线总线上的其它设备。
输入缓冲器集成了施密特触发器的抗噪性和输出
驱动器包括：斜率控制信号的下降沿。一个上拉电阻。
串行时钟：串行时钟引脚上的两线接口。数据同步出
该部分上的下降沿，并进入在上升沿设备。 SCL输入
还集成了施密特触发器输入的抗干扰能力。
写保护：当连接到VDD ，在整个存储器映射地址将被写
受保护的。当WP连接到地，所有的地址可被写入。该引脚
在内部下拉。
电源电压： 2.7V至5.5V
地
SDA
I / O
SCL
输入
WP
输入
VDD
VSS
供应
供应
修订版1.3
2011年7月
第14页2
FM24W256 - 256Kb的宽电压I2C F-RAM
概观
该FM24W256是一个串行F-RAM存储器。该
存储器阵列被逻辑地组织为32,768 ×8个
位的存储器阵列和使用工业访问
标准的两线接口。功能操作
在F - RAM是类似于串行EEPROM 。主要
该FM24W256和串行之间差
EEPROM具有相同的引脚涉及到其优越
写性能。
双线接口
该FM24W256采用双向双线
使用很少的引脚或电路板空间总线协议。图2
示出了使用一个典型的系统配置
FM24W256在基于微控制器的系统中。该
行业标准的两线总线是熟悉的许多
用户，但在本节进行说明。
按照惯例，将数据发送到任何设备
总线发送器，而对于目标设备
这个数据是接收机。正在控制设备
总线是主。主负责
产生的时钟信号执行所有操作。任何
正被控制的总线上的设备是从设备。
该FM24W256始终是一个从设备。
该总线协议是由过渡态的控制
SDA和SCL信号。有四个条件
包括启动，停止，数据位，或确认。身材
图3示出了指定4的信号条件
状态。详细的时序图，是在电
特定连接的阳离子。
内存架构
当访问FM24W256 ，用户地址
每8个数据位32,768地点。这些数据位
串行移位。 32,768地址
使用两线协议访问，其中包括
从器件地址（以区分其他非内存
设备） ，以及一个2字节的地址。只有低15位
用于访问存储器所使用的解码器。
最上部的地址位应被设置为0，为
在高密度设备的兼容性
未来的。
对存储器操作的存取时间主要
零以外所需的串行通信协议的时间。
即，存储器读出或写入时的速度
两线总线。不象一个EEPROM ，它不是
要轮询设备的就绪状态
因为写发生在总线速度。即，通过在时间
新的总线事务可以被移入部分，一个
写操作就完成了。这是在说明
在下面的接口部分更多的细节。
用户希望从几个明显的系统优势
由于其快速的写入周期和高的FM24W256
耐力与EEPROM相比。但
也有不太明显的好处。例如
在高噪声的环境中，在快速的写操作
不易受腐败比EEPROM
因为它是很快完成。与此相反，一个
EEPROM需要毫秒写的是
容易受到噪声中多循环。
应注意的是，用户“的责任，以确保
V
DD
是数据表的公差，以防止内
不正确的操作。
VDD
R
民
= 1.1千欧
R
最大
= t
R / CBUS
微控制器
SDA
SCL
SDA
SCL
FM24W256
A0 A1 A2
FM24W256
A0 A1 A2
图2.典型系统配置
修订版1.3
2011年7月
第13 3
FM24W256 - 256Kb的宽电压I2C F-RAM
SCL
SDA
停止
（主）
开始
（主）
7
6
0
数据位应答
（发送） （接收）
数据位
（发送器）
图3.数据传输协议
停止条件
停止条件表示当总线主机
驱动SDA由低电平变为高电平，而SCL信号
高。使用FM24W256全部操作都
结束与停止条件。如果操作中
当停止断言进展，操作将
中止。主机必须控制SDA的（不是
存储器读出） ，以维护一个停止条件。
启动条件
启动条件时表示总线主机
驱动SDA由高变低，而SCL信号
高。所有的命令之前，应先启动
条件。在正在进行的操作可以通过中止
主张在任何时候启动条件。中止的
操作使用开始条件将准备好
FM24W256为一个新的操作。
如果在操作期间的电源下降到低于
特定网络版V
DD
最小，该系统应发出
开始之前，执行其它操作条件。
数据/地址传输
所有数据传输（包括地址）发生
在SCL信号为高电平。除根据两个
上述条件时，SDA信号应
没有改变，SCL为高电平。
应答
8后，确认发生
th
数据位有
被转移的任何交易。在这种状态下
发射器应该释放SDA总线允许
接收器来驱动它。接收器驱动SDA
信号从低到确认收到字节。如果
接收器没有把SDA低，条件是
不承认和操作中止。
接收器将无法确认两
不同的原因。首先是一个字节传输失败。在
这种情况下，没有确认停止当前
操作，使得所述部分可被重新寻址。
这允许在最后一个字节在事件被回收
的通信错误。
第二和最常见的，接收器不
承认故意结束操作。为
举例来说，在读取操作期间，该FM24W256
将继续下去，只要把数据放到总线
接收器发送确认（钟表） 。当
在读操作完成，并且没有更多的数据是
需要时，接收器不能确认最后
字节。如果接收机确认的最后一个字节，这
将导致FM24W256尝试以驱动
公交车在下一个时钟，而主站发送
新的命令，比如停止。
从机地址
该FM24W256后一个期望的第一个字节
启动条件是从机地址。如图
图4中，从地址中包含的设备类型，
该器件的地址选择位，和位指定
如果该事务是一个读或写操作。
位7-4是设备类型和应设置为
1010B的FM24W256 。这些位允许其他
类型函数类型的驻留在2线总线上
内的相同地址范围内。 3-1位是
地址选择位。它们必须匹配
上的外部地址引脚对应的值
选择该设备。多达八个FM24W256s可以
通过指定一个驻留在相同的两线总线上
不同的地址给每个。位0的读/写位。
R / W = 1表示读操作和R / W = 0的
表示写操作。
修订版1.3
2011年7月
第13 4
FM24W256 - 256Kb的宽电压I2C F-RAM
内存操作
从机ID
设备选择
1
7
0
6
1
5
0
4
A2
3
A1
2
A0
1
读/写
0
图4.从地址
寻址概述
经过FM24W256 （如接收器）确认
从机地址，主机可以放置记忆
地址总线用于写入操作上。地址
需要两个字节。第一是MSB。自从
设备只使用15个地址位，的值
高位比特是“不关心” 。继MSB是
的LSB与剩余的8个地址位。该
地址值是内部锁存。每个访问
使锁存的地址值被增加
自动。当前的地址是是值
在闩锁保持 - 无论是新写入的值或
处理后的最后一次访问。当前地址
将于只要动力仍然存在，或直到
新的值被写入。读操作总是使用当前
地址。随机读地址可以通过加载
开始写入操作，如下所述。
每个数据字节发送之后，刚好在
承认，在FM24W256递增内部
地址锁存。这使得下一个连续字节到
在不具有附加的寻址访问。后
最后一个地址（ 7FFFh表示）到达，地址锁存器
翻转到0000H 。没有限制到数
可以与一个单一的被访问的字节的读或写
操作。
数据传输
地址信息发送完毕后，
总线主控器和之间的数据传输
FM24W256可以开始。用于读出操作的
FM24W256将放置8个数据位的总线上，然后
等待主人的应答。如果
确认时， FM24W256将转移
下一个连续字节。如果确认没有发送，
该FM24W256将结束读操作。对于
写操作时， FM24W256将接受8个数据
从主站位，然后发送一个应答。所有
数据传送发生时最高有效位（最显著位）在前。
该FM24W256被设计的方式来操作
非常类似于其他的2线接口存储器
产品。主要的差别从结果
F-RAM的性能更高的写入能力
技术。这些改进导致一些
该FM24W256和一个类似的差异
在配置写入EEPROM 。该
完整的操作为写入和读取的
解释如下。
写操作
所有的写操作首先从器件地址，然后
存储器地址。总线主机表示写
通过设定的最低位从机地址来操作
一0后处理，总线主机发送的每个字节
数据的存储器和存储生成
应答条件。任何数量的连续
字节可以被写入。如果地址范围的结束
在内部达成，地址计数器将返回
从7FFFh表示为0000H。
不像其他的非易失性存储器技术，
没有有效的写操作延迟， F-RAM 。自
底层的读写存取时间
存储器是相同的，用户遇到无延迟
通过该总线。发生在整个存储器周期
时间少于单个总线时钟。因此，任何
操作包括读或写可发生
立即写入以下。承认
投票站，与EEPROM与使用的技术
确定是否一个写入完成是不必要的，
将始终返回就绪状态。
在内部，经过实际的内存写操作
8
th
数据位被传输。这将是前完成
在应答中发送。因此，如果用户
希望中止写不改变内存
的内容，应该是这样的使用开始或停止
前8条件
th
数据位。该FM24W256
不使用页面缓冲。
存储阵列可以使用写保护
WP引脚。设置WP引脚为高电平状态
(V
DD
）将写保护的所有地址。该
FM24W256不会承认数据字节
写入保护的地址。此外，该
地址计数器不会增加，如果写操作
试图将这些地址。设置WP到低
国家（V
SS
）将停用此功能。 WP拉
倒在内部。
下面图5和图6示出了一个单字节和
多字节写周期。
修订版1.3
2011年7月
第13个5
预生产
FM24W256
256KB宽电压串行F-RAM
特点
256K位的非易失性铁电RAM
组织为32,768 ×8位
高耐用性100万亿美元（ 10
14
）读/写操作
38年的数据保存（
@
+75C)
无需等待的写入
先进的高可靠性铁电工艺
快速两线串行接口
高达1 MHz的最高总线频率
直接硬件替代EEPROM
支持传统时序100千赫& 400千赫
低功耗工作
宽电压工作2.7V - 5.5V
100 A工作电流（ 100千赫）
15 ，待机电流（典型值）。
行业标准配置
工业级温度-40°C至+ 85°C
8引脚“绿色” / RoHS指令的SOIC封装
描述
该FM24W256是256千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或F -RAM是
非易失性和执行读取和写入像
内存。它提供了可靠的数据保留38年
同时消除了复杂性，开销，并且
所造成的系统级可靠性问题
EEPROM和其它非易失性存储器。
该FM24W256执行写在总线操作
速度。没有写入延迟发生。数据被写入到
存储器阵列后，立即就已经
成功传输到该设备。下一班车
循环可立即开始，而不需要
数据轮询。此外，该产品报价
大量的擦写次数与其它相比，
非易失性存储器。该FM24W256能够
支持10
14
读/写周期，或亿
倍以上的写周期比EEPROM 。
这些功能使得FM24W256理想
需要频繁的非易失性存储器应用
或快速写入。种类繁多，从数据采集
其中写入周期的数目可以是关键的，以
要求严苛的工业控制，其中长写
EEPROM的时间可能会导致数据丢失。该
这些特征的组合允许更频繁的数据
写入与用于系统开销较少。
该FM24W256提供了实实在在的利益
用户的串行EEPROM ，但这些好处
可在一个硬件简易替换。该
FM24W256是行业标准的8引脚
SOIC封装使用熟悉的两线协议。它
保证在一个工业级温度范围
-40 ° C至+ 85°C 。
引脚配置
A0
A1
A2
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
引脚名称
A0-A2
SDA
SCL
WP
VSS
VDD
功能
器件的地址选择
串行数据/地址
串行时钟
写保护
地
电源电压
订购信息
FM24W256-G
FM24W256-GTR
FM24W256-EG*
FM24W256-EGTR*
8引脚“绿色” / RoHS指令的SOIC
8引脚“绿色” / RoHS指令的SOIC ，磁带
& REEL
8引脚“绿色” / RoHS指令EIAJ SOIC
8引脚“绿色” / RoHS指令EIAJ SOIC ，
磁带&卷轴
*不推荐用于新设计
这是在发展的预产期的产物。器件特性是完整的， Ramtron公司并不期望
改变它的规格。 Ramtron公司会发出产品变更通知（如果有）规范的更改。
赛普拉斯半导体公司
文件编号： 001-84464修订版**
198冠军苑
圣何塞，加利福尼亚95134-1709 408-943-2600
修订后的2013年3月7日
FM24W256 - 256Kb的宽电压I2C F-RAM
计数器
地址
LATCH
4,096 x 64
FRAM阵列
8
SDA
串行到并行
变流器
数据锁存器
SCL
WP
A0-A2
控制逻辑
图1.框图
引脚说明
引脚名称
A0-A2
TYPE
输入
引脚说明
器件的地址选择0-2 ：这些引脚用来选择多达8个设备1
相同类型相同的两线总线上。选择设备，在该地址值
这三个引脚必须匹配包含在从地址中的相应位。该
地址引脚内部下拉。
串行数据/地址：这是一个双向引脚为两线接口。这是
开漏和旨在是有线或运算的结果与所述两线总线上的其它设备。
输入缓冲器集成了施密特触发器的抗噪性和输出
驱动器包括：斜率控制信号的下降沿。一个上拉电阻。
串行时钟：串行时钟引脚上的两线接口。数据同步出
该部分上的下降沿，并进入在上升沿设备。 SCL输入
还集成了施密特触发器输入的抗干扰能力。
写保护：当连接到VDD ，在整个存储器映射地址将被写
受保护的。当WP连接到地，所有的地址可被写入。该引脚
在内部下拉。
电源电压： 2.7V至5.5V
地
SDA
I / O
SCL
输入
WP
输入
VDD
VSS
供应
供应
文件编号： 001-84464修订版**
第14页2
FM24W256 - 256Kb的宽电压I2C F-RAM
概观
该FM24W256是一个串行F-RAM存储器。该
存储器阵列被逻辑地组织为32,768 ×8个
位的存储器阵列和使用工业访问
标准的两线接口。功能操作
在F - RAM是类似于串行EEPROM 。主要
该FM24W256和串行之间差
EEPROM具有相同的引脚涉及到其优越
写性能。
双线接口
该FM24W256采用双向双线
使用很少的引脚或电路板空间总线协议。图2
示出了使用一个典型的系统配置
FM24W256在基于微控制器的系统中。该
行业标准的两线总线是熟悉的许多
用户，但在本节进行说明。
按照惯例，将数据发送到任何设备
总线发送器，而对于目标设备
这个数据是接收机。正在控制设备
总线是主。主负责
产生的时钟信号执行所有操作。任何
正被控制的总线上的设备是从设备。
该FM24W256始终是一个从设备。
该总线协议是由过渡态的控制
SDA和SCL信号。有四个条件
包括启动，停止，数据位，或确认。身材
图3示出了指定4的信号条件
状态。详细的时序图，是在电
特定连接的阳离子。
内存架构
当访问FM24W256 ，用户地址
每8个数据位32,768地点。这些数据位
串行移位。 32,768地址
使用两线协议访问，其中包括
从器件地址（以区分其他非内存
设备） ，以及一个2字节的地址。只有低15位
用于访问存储器所使用的解码器。
最上部的地址位应被设置为0，为
在高密度设备的兼容性
未来的。
对存储器操作的存取时间主要
零以外所需的串行通信协议的时间。
即，存储器读出或写入时的速度
两线总线。不象一个EEPROM ，它不是
要轮询设备的就绪状态
因为写发生在总线速度。即，通过在时间
新的总线事务可以被移入部分，一个
写操作就完成了。这是在说明
在下面的接口部分更多的细节。
用户希望从几个明显的系统优势
由于其快速的写入周期和高的FM24W256
耐力与EEPROM相比。但
也有不太明显的好处。例如
在高噪声的环境中，在快速的写操作
不易受腐败比EEPROM
因为它是很快完成。与此相反，一个
EEPROM需要毫秒写的是
容易受到噪声中多循环。
应注意的是，用户“的责任，以确保
V
DD
是数据表的公差，以防止内
不正确的操作。
VDD
R
民
= 1.1千欧
R
最大
= t
R / CBUS
微控制器
SDA
SCL
SDA
SCL
FM24W256
A0 A1 A2
FM24W256
A0 A1 A2
图2.典型系统配置
文件编号： 001-84464修订版**
第14页3
FM24W256 - 256Kb的宽电压I2C F-RAM
SCL
SDA
停止
（主）
开始
（主）
7
6
0
数据位应答
（发送） （接收）
数据位
（发送器）
图3.数据传输协议
停止条件
停止条件表示当总线主机
驱动SDA由低电平变为高电平，而SCL信号
高。使用FM24W256全部操作都
结束与停止条件。如果操作中
当停止断言进展，操作将
中止。主机必须控制SDA的（不是
存储器读出） ，以维护一个停止条件。
启动条件
启动条件时表示总线主机
驱动SDA由高变低，而SCL信号
高。所有的命令之前，应先启动
条件。在正在进行的操作可以通过中止
主张在任何时候启动条件。中止的
操作使用开始条件将准备好
FM24W256为一个新的操作。
如果在操作期间的电源下降到低于
特定网络版V
DD
最小，该系统应发出
开始之前，执行其它操作条件。
数据/地址传输
所有数据传输（包括地址）发生
在SCL信号为高电平。除根据两个
上述条件时，SDA信号应
没有改变，SCL为高电平。
应答
8后，确认发生
th
数据位有
被转移的任何交易。在这种状态下
发射器应该释放SDA总线允许
接收器来驱动它。接收器驱动SDA
信号从低到确认收到字节。如果
接收器没有把SDA低，条件是
不承认和操作中止。
接收器将无法确认两
不同的原因。首先是一个字节传输失败。在
这种情况下，没有确认停止当前
操作，使得所述部分可被重新寻址。
这允许在最后一个字节在事件被回收
的通信错误。
第二和最常见的，接收器不
承认故意结束操作。为
举例来说，在读取操作期间，该FM24W256
将继续下去，只要把数据放到总线
接收器发送确认（钟表） 。当
在读操作完成，并且没有更多的数据是
需要时，接收器不能确认最后
字节。如果接收机确认的最后一个字节，这
将导致FM24W256尝试以驱动
公交车在下一个时钟，而主站发送
新的命令，比如停止。
从机地址
该FM24W256后一个期望的第一个字节
启动条件是从机地址。如图
图4中，从地址中包含的设备类型，
该器件的地址选择位，和位指定
如果该事务是一个读或写操作。
位7-4是设备类型和应设置为
1010B的FM24W256 。这些位允许其他
类型函数类型的驻留在2线总线上
内的相同地址范围内。 3-1位是
地址选择位。它们必须匹配
上的外部地址引脚对应的值
选择该设备。多达八个FM24W256s可以
通过指定一个驻留在相同的两线总线上
不同的地址给每个。位0的读/写位。
R / W = 1表示读操作和R / W = 0的
表示写操作。
文件编号： 001-84464修订版**
第14页4
FM24W256 - 256Kb的宽电压I2C F-RAM
内存操作
从机ID
设备选择
1
7
0
6
1
5
0
4
A2
3
A1
2
A0
1
读/写
0
图4.从地址
寻址概述
经过FM24W256 （如接收器）确认
从机地址，主机可以放置记忆
地址总线用于写入操作上。地址
需要两个字节。第一是MSB。自从
设备只使用15个地址位，的值
高位比特是“不关心” 。继MSB是
的LSB与剩余的8个地址位。该
地址值是内部锁存。每个访问
使锁存的地址值被增加
自动。当前的地址是是值
在闩锁保持 - 无论是新写入的值或
处理后的最后一次访问。当前地址
将于只要动力仍然存在，或直到
新的值被写入。读操作总是使用当前
地址。随机读地址可以通过加载
开始写入操作，如下所述。
每个数据字节发送之后，刚好在
承认，在FM24W256递增内部
地址锁存。这使得下一个连续字节到
在不具有附加的寻址访问。后
最后一个地址（ 7FFFh表示）到达，地址锁存器
翻转到0000H 。没有限制到数
可以与一个单一的被访问的字节的读或写
操作。
数据传输
地址信息发送完毕后，
总线主控器和之间的数据传输
FM24W256可以开始。用于读出操作的
FM24W256将放置8个数据位的总线上，然后
等待主人的应答。如果
确认时， FM24W256将转移
下一个连续字节。如果确认没有发送，
该FM24W256将结束读操作。对于
写操作时， FM24W256将接受8个数据
从主站位，然后发送一个应答。所有
数据传送发生时最高有效位（最显著位）在前。
该FM24W256被设计的方式来操作
非常类似于其他的2线接口存储器
产品。主要的差别从结果
F-RAM的性能更高的写入能力
技术。这些改进导致一些
该FM24W256和一个类似的差异
在配置写入EEPROM 。该
完整的操作为写入和读取的
解释如下。
写操作
所有的写操作首先从器件地址，然后
存储器地址。总线主机表示写
通过设定的最低位从机地址来操作
一0后处理，总线主机发送的每个字节
数据的存储器和存储生成
应答条件。任何数量的连续
字节可以被写入。如果地址范围的结束
在内部达成，地址计数器将返回
从7FFFh表示为0000H。
不像其他的非易失性存储器技术，
没有有效的写操作延迟， F-RAM 。自
底层的读写存取时间
存储器是相同的，用户遇到无延迟
通过该总线。发生在整个存储器周期
时间少于单个总线时钟。因此，任何
操作包括读或写可发生
立即写入以下。承认
投票站，与EEPROM与使用的技术
确定是否一个写入完成是不必要的，
将始终返回就绪状态。
在内部，经过实际的内存写操作
8
th
数据位被传输。这将是前完成
在应答中发送。因此，如果用户
希望中止写不改变内存
的内容，应该是这样的使用开始或停止
前8条件
th
数据位。该FM24W256
不使用页面缓冲。
存储阵列可以使用写保护
WP引脚。设置WP引脚为高电平状态
(V
DD
）将写保护的所有地址。该
FM24W256不会承认数据字节
写入保护的地址。此外，该
地址计数器不会增加，如果写操作
试图将这些地址。设置WP到低
国家（V
SS
）将停用此功能。 WP拉
倒在内部。
下面图5和图6示出了一个单字节和
多字节写周期。
文件编号： 001-84464修订版**
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