初步
FM20L08
为1Mbit字节宽度FRAM存储器 - 扩展级温度。
特点
1Mbit的铁电非易失性RAM
组织为128Kx8
无限的读/写周期
无需等待的写入
页面模式操作，以33MHz的
先进的高可靠性铁电工艺
SRAM替代
JEDEC 128Kx8 SRAM引脚排列
60 ns的存取时间， 350 ns的周期时间
系统监控
低电压监测器驱动外部/ LVL信号
写保护内存的低电压条件
软件可编程块写保护
优越于电池供电的SRAM模块
没有电池忧虑
整体可靠性
真正的表面安装解决方案，没有返工步骤
优越的防潮，防震，振动
抗负电压下冲
低功耗工作
3.3V + 10 ％， - 5 ％电源
22毫安工作电流
行业标准配置
扩展温度-25 ° C至+ 85°C
32针的“绿色” TSOP （ -TG ）
描述
该FM20L08是128K ×8非易失性存储器
读取和写入像一个标准的SRAM 。一
铁电随机存取存储器或FRAM是
非易失性的，这意味着数据后保留
电源被移除。它提供了数据保持
10年同时消除了可靠性问题，
功能性的缺点，而且系统设计
电池供电的SRAM （ BBSRAM ）的复杂性。
快写时序和无限的读写次数化妆
FRAM优于其它类型的存储器。
在系统的FM20L08的操作非常相似
到其他RAM器件，可以用来作为一个下拉
替代标准的SRAM 。读取和写入
周期可由/ CE或仅仅是触发
改变地址。该FRAM内存
非易失性由于其独特的强电介质存储器
流程。这些特性使FM20L08理想
需要频繁的非易失性存储器应用
或快速写入的SRAM的形式。
该FM20L08包括一个电压监视功能
用于监视电源电压。它声称的
低电平有效的信号，它指示存储器处于写
保护当V
DD
下降到低于临界阈值。
当/ LVL信号是低时，存储器是
保护，以防止无意中的访问和数据
腐败现象。
该FM20L08还具有软件控制的写
保护。所述存储器阵列被分成8
均匀的块，其中每一个都可以单独
写保护。
设备规格都保证在
温度范围-25 ° C至+ 85°C 。
引脚配置
A11
A9
A8
A13
WE
DNU
A15
VDD
LVL
A16
A14
A12
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
OE
A10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
VSS
DQ2
DQ1
DQ0
A0
A1
A2
A3
订购信息
FM20L08-60-TG
60 ns访问， 32针
“绿色” TSOP
这是一个已经固定的目标规格，但受产品
改变正在申请鉴定的结果。
修订版1.4
2005年10月
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
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FM20L08 - 扩展级温度。
16K ×8块
16K ×8块
座&行解码器
地址锁存
16K ×8块
16K ×8块
A(16:0)
...
16K ×8块
A(16:3)
16K ×8块
A(2:0)
16K ×8块
16K ×8块
...
列解码器
CE
WE
OE
控制
逻辑
I / O锁存&总线驱动程序
DQ （ 7 ： 0 ）
VDD
LVL
VDD监视器
写
保护
图1.框图
引脚说明
引脚名称
TYPE
A(16:0)
输入
/ CE
输入
/ WE
输入
/ OE
DQ （ 7 ： 0 ）
/ LVL
输入
I / O
产量
DNU
VDD
VSS
-
供应
供应
引脚说明
地址输入： 17地址线选择的FRAM阵列131,072字节之一。
该地址值被锁存， / CE的下降沿。地址A（ 2：0 ）用于
页面模式读取和写入操作。
芯片使能输入：设备选择和新的内存访问开始时， / CE
是低的。整个地址是内部锁存下降沿芯片的使能。
随后改变A（ 2 ： 0 ）的地址输入允许页面模式操作。
写使能：一个写周期开始时/ WE为有效。上升沿使
FM20L08的DQ总线上的数据写入到FRAM的阵列。的/ WE的下降沿
锁存一个新的列地址的快速页面模式写周期。
输出使能：当/ OE为低电平时， FM20L08驱动数据总线时，有效数据
可用。拉高/ OE高的三态DQ引脚。
数据：用于访问FRAM的阵列的8位双向数据总线。
低电压锁定：当电压监测器检测到V
DD
低于V
TP
中，
/ LVL引脚将被拉低。而/ LVL为低时，存储器阵列不能被访问
这防止损坏数据的低电压写入。当V
DD
是在其正常
操作限制，在/ LVL信号将被拉高。
不要使用：该引脚悬空。
电源电压： 3.3V
地
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FM20L08 - 扩展级温度。
功能真值表
/ CE
/ WE
H
X
H
↓
L
H
L
H
L
↓
L
↓
L
↓
X
↑
注意事项：
1)
2)
3)
4)
A(16:3)
X
V
没有变化
变化
V
X
没有变化
X
A(2:0)
X
V
变化
V
V
V
V
X
手术
待机/空闲
读
页面模式读取
随机读取
/ CE控制的写
/ WE控制的写
2
页写模式
3
启动预充电
H =逻辑高电平， L =逻辑低电平，V =有效的地址， X =无关。
/ WE控制的写周期开始作为一个读周期， A（ 16 ： 3 ）被锁定即可。
地址A（2 ：0）必须保持稳定页模式操作过程中，至少15纳秒。
对于写周期，数据在被锁存/ CE和/ WE的上升沿，以先到者为准。
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FM20L08 - 扩展级温度。
概观
该FM20L08是一个单字节宽， FRAM存储器
在逻辑上组织为131072 ×8 ，并访问
采用业界标准的并行接口。所有数据
写入部被立即非易失性无
延时。该器件提供页面模式操作这
在提供更高的速度访问地址
页（行） 。到不同的页面的访问要求
或者/ CE的转换低或高地址
A（ 16 ： 3 ）的变化。
驱动/ OE作为国家的数据总线不管
只要/ WE为低。输入数据必须是有效的，当
/ CE是无效的高。在/ WE控制写的
存储器周期开始的/ CE的下降沿。该
/ WE信号下降一段时间后。因此，该
存储周期开始为读。的数据总线将是
如果/ OE是低电平驱动，但它会高阻一次/ WE是
置为低电平。在/ CE-和/ WE控制的写
定时情况下，显示11页上。在
写
周期时序2
图中，数据总线被示为
而允许写入喜-Z状态芯片和
所需的建立时间之前。虽然这是
吸引到看起来像一个中间等级电压，它是
建议所有的DQ引脚符合
最小V
IH
/V
IL
经营水平。
写访问阵列上开始的下降沿
/ WE之后被启动的存储器周期。写
访问终止于/ WE或/ CE的上升沿，
以先到者为准。一次有效的写操作
要求用户在满足存取时间指定
要拉高前/ WE或/ CE 。数据建立时间
表示的时间间隔期间的数据不能
变更前的写访问结束时（ / WE或
/ CE的高点） 。
不同于其他真正的非易失性存储器技术，
没有写延迟FRAM 。由于读
写底层的内存访问时间
同样，用户遇到通过没有延迟
总线。整个存储器操作发生在一个单一的
总线周期。数据轮询，与所使用的技术
的EEPROM ，以确定是否写操作完成，是
不必要的。
页面模式操作
该FM20L08为用户提供了快速访问任何
行元素中的数据。每一行都有8
列的位置。访问可以从任何地方开始
一个行内，并且其它列的位置可以是
无需切换/ CE引脚访问。为
页面模式读取，一旦第一个数据字节被驱动
上车后，列地址输入A （ 2 ： 0 ）可
被改变到一个新的值。新的数据字节是那么
驱动到DQ管脚。对于页式写的
第一次写入脉冲定义第一个写访问。而
/ CE为低时，随后的记录脉冲以及一个新的
列地址提供了页面模式写访问。
预充电操作
预充电操作是在一个内部条件
该存储器的状态是一个新的准备
访问。预充电是用户发起的，通过驱动/ CE的
信号高。它必须保持高电平至少在
最小预充电时间t
PC
.
内存操作
用户访问131,072的内存位置有8个数据
位每经过一个并行接口。该FRAM
阵列是由8块，每块有2048行。
每行有8列的位置，它允许快
存取在页模式操作。一旦初始
地址被锁存由/ CE的下降沿，
随后的列位置可以被访问
无需切换/ CE 。当/ CE为
去断言高时，预充电操作开始。写
立即发生的，没有接入的端
延时。在/ WE引脚必须切换为每写
操作。
读操作
读操作开始/ CE的下降沿。
/ CE的下降沿使地址为
锁存并启动存储器的读周期，如果/ WE为高电平。
数据访问之后，在总线上可用
时间已经满足了。一旦地址已
锁存和访问完成时，一个新的访问
随机位置（不同的行）可能会开始时/ CE
仍然偏低。最小周期时间为随机
地址为t
RC
。请注意，与静态存储器，所述
FM20L08的/ CE-启动存取时间比快
地址周期时间。
该FM20L08将驱动数据总线仅当/ OE
被置低，内存访问时间已
满意。如果/ OE是断言之前，完成
存储器存取，数据总线将不被驱动，直到
有效数据是可用的。该功能最大程度地减少供应
当前在系统中通过消除瞬态引起的
由无效数据被驱动到总线上。当/ OE
处于非活动状态时，数据总线将保持高阻抗。
写操作
写操作发生在FM20L08的同时
间隔读取。该FM20L08支持/ CE-
和/ WE控制的写周期。在这两种情况下，该
地址被锁存/ CE的下降沿。
在/ CE的控制的写入时，/ WE信号被断言
开始前的存储周期。即， / WE为
当低/ CE下降。在这种情况下，该装置开始
存储器周期作为写入。该FM20L08不会
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FM20L08 - 扩展级温度。
电源电压监控器
一个内部电压监控电路不断
检查V
DD
电源电压。当V
DD
以下是
指定的阈值V
TP
时，显示器断言
/ LVL信号，低电平有效的状态。该FM20L08
锁定了访问内存时， V
DD
以下是
触发电压。这防止了系统从
访问内存时， V
DD
过低和
不经意间破坏数据。在/ LVL信号
不应该被用来作为一个系统复位信号，因为
系统主机可以尝试将数据写入到
FM20L08低于规定的工作电压。该
/ LVL引脚可以用作状态指示器，该
存储器被锁定。
上电时， / LVL信号将开始在低
状态这标志着V
DD
低于V
TP
门槛。它
将保持为低，只要V
DD
低于该水平。
一旦V
DD
上升超过V
TP
一个延迟计时器将开始
创建延时T
PULV
。一旦这个延时已经过去时，
在/ LVL信号将变为高电平或不活动。此时
该存储器可以被访问。内存准备
访问之前，吨
PU
如图所示，在电
规格部分。在/ LVL信号将保持
高到V
DD
降到阈值以下。
序列将导致软件保护状态
机器重新开始。后的地址序列是
完成后，接下来的操作必须是一个写周期。
该数据字节的写保护设置。这
值将不被写入到存储器阵列，所以在
写入地址将被忽略。而该字节将举行
待处理的下一个周期，这必须是一个写
数据补充的保护设置。如果
补是正确的，写保护设置将
被更新。如果不是，则处理被中止，然后
地址序列重新开始。写入的数据值
经过正确的6个地址不会被进入
内存。
保护数据字节由8个比特，每个
一个扇区的写保护状态相关联。
位设置为1的写保护相应的
部门; 0允许写入该扇区。该
下表显示了写保护部门与
对应的位，用于控制写保护
设置。
写保护部门 - 16K ×8块
7部门
1FFFFH - 1C000h
6部门
1BFFFh - 18000H
部门5
17FFFh - 14000h
4区
13FFFh - 10000H
3部门
地址0FFFFh - 0C000h
2区
0BFFFh - 08000H
部门1
07FFFh - 04000h
扇区0
03FFFh - 00000H
写保护的地址顺序如下：
1.
05555h *
2.
1AAAAh
3.
03333h
4.
1CCCCh
5.
100FFh
6.
0FF00h
7.
1AAAAh
8.
1CCCCh
9.
0FF00h
10. 00000h
*如果/ CE为低电平输入的顺序，那么
00000H的地址，必须先05555h 。
地址序列提供了一个非常安全的方式
修改所述保护功能。正确的地址
序列具有1在5×10
30
发生的几率
偶然。整个的流程写保护
操作示于图2中。如上所述，
写保护设置是非易失性的。工厂
默认情况下是不受保护的。
软件写保护
该128Kx8地址空间被分成8个扇形
的16Kx8每个（块） 。每个扇区可
独立软件写保护和设置
是非易失性的。一个独特的地址和命令
顺序调用写保护模式。
要修改写保护，系统主机必须
问题6读取指令和两个写命令。
读出地址的特定序列必须是
提供以访问该写保护模式。
继读地址序列中，主机必须
写一个数据字节，指定所需的保护
每个扇区的状态。确认后，系统
然后必须写保护字节的补
立即保护字节以下。任何错误
发生包括在错误的读出地址
秩序，发放第七读地址，或不
补充保护值将离开写
保障不变。
写保护状态机可监控所有
地址，不采取任何行动，直到写保护
读/写过程发生。在寻址
序列，每一个读操作是有效的操作
并从对应的地址数据将
被驱动到数据总线。发生的任何地址
修订版1.4
2005年10月
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