预生产
FM18W08
256KB宽电压字节宽度的F- RAM
特点
256Kbit铁电非易失性RAM
组织为32,768 ×8位
高耐用性100万亿美元（ 10
14
）读/写操作
38年数据保留
无需等待的写入
先进的高可靠性铁电工艺
优于BBSRAM模块
没有电池忧虑
整体可靠性
真正的表面安装解决方案，没有返工步骤
优越的防潮，防震，振动
抗负电压下冲
SRAM & EEPROM兼容
JEDEC 32Kx8 SRAM & EEPROM的引脚
70 ns访问时间
130 ns的周期时间
低功耗工作
宽电压工作在2.7V至5.5V
12毫安工作电流
20
A
（ TYP。）待机电流
行业标准配置
工业级温度-40 ° C至+ 85°C
28引脚“绿色” / RoHS指令的SOIC封装
描述
该FM18W08是256千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或F -RAM是
非易失性，但操作在其他方面为RAM 。
它提供了数据保留38年，而
消除了可靠性问题，功能
缺点和系统设计的复杂性
电池供电的SRAM （ BBSRAM ） 。快写时序
和高读写次数进行F-RAM优于
其他类型的非易失性存储器。
在系统的FM18W08的操作非常相似
到其他RAM器件。最小的读和直写
周期时间相等。在F- RAM存储器，然而，
是非易失性的，由于其独特的强电介质存储器
流程。不像BBSRAM ，所述FM18W08是一个真正的
单片非易失性存储器。它提供了相同的
一个快速的写入没有功能性利益
与模块和电池相关的缺点
或者混合存储解决方案。
这些功能使得FM18W08理想
需要频繁的非易失性存储器应用
或快速写入一字节的环境。该
真正的表面贴装封装的可用性改进
新设计的可制造性。设备
规格保证在工业
温度范围-40C至+ 85C的。
引脚配置
A14
A12
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
WE
A13
A8
A9
A11
OE
A10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
订购信息
FM18W08-SG
28引脚“绿色” SOIC
这是在发展的预产期的产物。设备
鉴定完成， Ramtron公司并不期望改变
的规格。 Ramtron公司将发行如果有一个产品变更通知
规格更改。
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
http://www.ramtron.com
修订版2.0
2011年12月
分页： 11 1
FM18W08
A(14:0)
地址
LATCH &
解码器
A(14:0)
32,768 ×8 FRAM阵列
CE
WE
OE
控制
逻辑
I / O锁存器
公交车司机
DQ （ 7 ： 0 ）
图1.框图
引脚说明
引脚名称
A(14:0)
DQ （ 7 ： 0 ）
/ CE
TYPE
输入
I / O
输入
/ OE
输入
/ WE
VDD
VSS
输入
供应
供应
描述
地址： 15地址线选择的F-RAM阵列中的32,768字节之一。该
地址值被锁存， / CE的下降沿。
数据：用于访问所述的F- RAM阵列的8位双向数据总线。
芯片使能： / CE选择设备时低。主张/ CE为低，使得
地址在内部锁存。之后发生的更改地址/ CE为低电平
将被忽略，直到下一个下降沿出现。
输出使能：断言/ OE低导致FM18W08驱动数据总线
当有效数据可用。拉高/ OE高导致DQ引脚为三
说。
写使能：断言/ WE为低，使得FM18W08写的内容
数据总线由/ CE的下降沿锁存的地址位置。
电源电压
地
功能真值表
/ CE
/ WE
H
X
X
L
H
L
功能
待机/预充电
锁存地址（并开始写的if / WE =低）
读
写
注： / OE引脚控制只有DQ输出缓冲器。
修订版2.0
2011年12月
第11 2
FM18W08
概观
该FM18W08是一个单字节宽的F- RAM存储器。该
存储阵列在逻辑上组织为32,768 ×8
并使用行业标准的并行访问
界面。写入部分的所有数据立即
非易失性的，没有延迟。的功能操作
F-RAM存储器的相同的SRAM型器件，
除了FM18W08需要的/ CE的下降沿
开始每个存储周期。
/ CE变为无效。总线上的数据变得可用
访问时间之后已经被满足。
在地址被锁存，地址值
在满足保持时间可以改变
参数。与SRAM ，改变地址值
会对之后的存储器操作没有影响
地址被锁存。
该FM18W08将驱动数据总线时， / OE是
置为低电平。如果/ OE是内存后断言
访问时间已经被满足时，数据总线将是
驱动有效数据。如果/ OE是之前宣称
的存储器访问结束后，将数据总线将
不被驱动至有效数据是可用的。此功能
通过消除最大限度地减少电源电流的系统
造成无效数据瞬变驱动到
总线。当/ OE是不活动的数据总线将
保持三态的。
写操作
写操作发生在FM18W08的同时
间隔读取。该FM18W08支持/ CE-
和/ WE控制的写周期。在所有情况下，该
地址被锁存/ CE的下降沿。
在/ CE控制的写入时，/ WE信号被断言
开始前的存储周期。即， / WE为
当低/ CE下降。在这种情况下，该部分开始的
存储器周期作为写入。该FM18W08不会
驱动/ OE状态的数据总线不管。
在/ WE控制写入，存储周期开始
在/ CE的下降沿。后/ WE信号下降
/ CE的下降沿。因此，存储器周期
开始是读。数据总线将被驱动
按/ OE ，直到状态/ WE下降。该
无论/ CE-和/ WE控制的写周期的时序
中示出的电气规格。
写访问数组后，异步开始
存储器周期开始。写访问
终止于/ WE或/ CE的上升沿，
以先到为准。数据建立时间，如图所示，在
电气规格，表示在区间
该数据之前写入的末端不能改变
访问。
不同于其他真正的非易失性存储器技术，
没有写延迟F-RAM 。由于读
写底层的内存访问时间
同样，用户遇到通过没有延迟
总线。整个存储器操作发生在一个单一的
总线周期。因此，任何操作包括读或
可以写下面写立即发生。数据
投票站，与EEPROM与使用的技术
确定一个写操作完成，是不必要的。
第11 3
内存架构
用户访问每8 32,768内存位置
通过并行接口的数据位。完整
15位地址指定的每个32768字节
独特的。在内部，所述存储器阵列是
成4092行，每行8个字节。此块
分割对操作没有影响，但是
用户可能希望组数据到由它的块
耐久特性第4页上的说明。
周期时间是相同的读取和写入存储器
操作。这简化了存储器控制器逻辑
和时序电路。同样的访问时间是
相同的读取和写入内存操作。当
/ CE被拉高高，一个预充电操作开始，
并要求每一个记忆周期。因此，不同于
SRAM中，接入和周期时间是不相等的。
写立即出现在访问结束
没有延迟。不象一个EEPROM ，它不是
要轮询设备的就绪状态
因为写发生在总线速度。
这是用户的责任，以确保V
DD
仍然是数据表的公差，以防止内
不正确的操作。同时适当的电压等级和
V之间的时序关系
DD
和/ CE必须
在上电和掉电保持。
参见第9页上的电源周期时序图。
内存操作
该FM18W08被设计的方式来操作
类似于其他的单字节宽的内存产品。对于用户
熟悉BBSRAM ，性能
但相媲美的单字节宽接口工作在一个
略微不同的方式，如下所述。为
用户熟悉的EEPROM ，明显的差异
选自F -RAM的更高的写入性能产生
技术，包括无延迟写入和多
更高的写入寿命。
读操作
读操作开始/ CE的下降沿。
此时，在地址位锁存和一
存储器周期开始。一旦开始，全
存储器周期必须在内部即使完成
修订版2.0
2011年12月
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