FIN3385 FIN3383 FIN3384 FIN3386低电压28位平板显示器链路串行器/解串器
2003年10月
修订后的2005年4月
FIN3385 FIN3383
FIN3384 FIN3386
低电压28位平板显示器链接
串行器/解串器
概述
该FIN3385和FIN3383改造28位宽的并行
LVTTL （低电压TTL）的数据为4个串行LVDS （低
电压差分信号）数据流。一个相位
锁定发送时钟平行于数据传输的
流过一个单独的LVDS链路。发送的每个周期
时钟输入的LVTTL数据的28位进行采样和反
mitted 。
该FIN3386和FIN3384接收并转换成4/3
串行LVDS数据流返回到21分之28位LVTTL的
数据。参照表1的Serializ-的矩阵摘要
ERS和可解串器。对于FIN3385 ，在
发送时钟频率85MHz的的， LVTTL数据的28位
在每个LVDS通道的速率595Mbps的传输。
这些芯片组是一个理想的解决方案，以解决EMI和电缆
与宽和高速的TTL相关尺寸的问题
接口。
特点
s
低功耗
s
20 MHz至85 MHz的移位时钟支持
s
r
各地1.2V 1V共模范围
s
窄总线减少了线缆的尺寸和成本
s
高吞吐量（高达2.38 Gbps的吞吐量）
s
内部PLL ，无需外部元件
s
兼容的TIA / EIA -644规范
s
器件采用56引脚TSSOP封装
订购代码：
订单号
FIN3383MTD
FIN3384MTD
FIN3385MTD
FIN3386MTD
包装数
MTD56
MTD56
MTD56
MTD56
包装说明
56引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
56引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
56引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
56引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
在磁带和卷轴可用的设备也。通过附加后缀字母“X”的订货代码指定。
表1显示面板连接串行器/解串器芯片矩阵
部分
FIN3385
FIN3383
FIN3386
FIN3384
CLK频率
85
66
85
66
LVTTL IN
28
28
LVDS输出
4
4
4
4
28
28
LVDS IN
LVTTL输出
包
56 TSSOP
56 TSSOP
56 TSSOP
56 TSSOP
2005仙童半导体公司
DS500864
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FIN3385 FIN3383 FIN3384 FIN3386
方框图
对于FIN3385和FIN3383功能框图
对于FIN3386和FIN3384接收功能框图
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2
FIN3385 FIN3383 FIN3384 FIN3386
变送器
引脚说明
引脚名称
TXIN
TXCLKIN
TXOUT
TXOUT
TXCLKOUT
TXCLKOUT
R_FB
PWRDN
PLL V
CC
PLL GND
LVDS V
CC
LVDS GND
V
CC
GND
NC
引脚的I / O类型号码
I
I
O
O
O
O
I
I
I
I
I
I
I
I
28/21
1
4/3
4/3
1
1
1
1
1
2
1
3
3
5
信号说明
LVTTL电平输入
LVTTL电平时钟输入
上升沿为数据选通信号。
正LVDS差分数据输出
负LVDS差分数据输出
正LVDS差分时钟输出
负LVDS差分时钟输出
上升沿时钟（HIGH ） ，下降沿时钟（ LOW ）
LVTTL电平关断输入
断言（ LOW ）使输出处于高阻抗状态。
电源引脚PLL
接地引脚的PLL
电源引脚LVDS输出
接地引脚为LVDS输出
电源引脚为LVTTL输入
接地引脚为LVTTL输入
无连接
接线图
FIN3383和FIN3385 （ 28 ： 4发射器）
引脚分配为TSSOP
真值表
输入
TXIN
活跃
活跃
F
F
X
TXCLKIN
活跃
L / H / Z
活跃
F
X
PWRDN
（注1 ）
H
H
H
H
L
输出
TXOUT
r
L / H
L / H
L
L
Z
TXCLKOUT
r
L / H
X（注2 ）
L / H
X（注2 ）
Z
H亮逻辑电平
l低逻辑电平
x无关
Z高阻抗
F浮点
注1 ：
发射器或接收器的输出将保持在一个
高阻抗状态，直到V
CC
达到2V 。
注2 ：
TXCLKOUT
r
会当稳定在一个自由运行频率
部通电时， PWRDN为HIGH和TXCLKIN是一个稳定的逻辑
电平（L / H / Z） 。
3
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FIN3385 FIN3383 FIN3384 FIN3386
接收机
引脚说明
引脚名称I / O类型
RXIN
RXIN
RxCLKIN
RxCLKIN
RXOUT
RxCLKOUT
PWRDN
PLL V
CC
PLL GND
LVDS V
CC
LVDS GND
V
CC
GND
NC
I
I
I
I
O
O
I
I
I
I
I
I
I
数
针脚数
4/3
4/3
1
1
28/21
1
1
1
2
1
3
4
5
信号说明
负LVDS差分数据输入
正LVDS差分数据输入
负LVDS差分时钟输入
正LVDS差分时钟输入
LVTTL电平数据输出
对于PWRDN低变高
LVTTL时钟输出
LVTTL电平输入
请参阅发射器和接收器上电和掉电操作真值表
电源引脚PLL
接地引脚的PLL
电源引脚LVDS输入
接地引脚用于LVDS输入
电源为LVTTL输出
接地引脚为LVTTL输出
无连接
接线图
FIN3386和FIN3384 （ 4:28接收器）
引脚分配为TSSOP
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4
FIN3385 FIN3383 FIN3384 FIN3386
发射器和接收器上电/掉电操作真值表
发送器的输出保持在高阻抗状态，直到电源达到2V 。下面的表
示出了在上电期间的PWRDN销和掉电和操作的发送器的操作。
发射机
V
CC
TXIN
TXOUT
TXCLKIN
TXCLKOUT
r
PWRDN
接收器
RXIN
r
RXOUT
RxCLKIN
r
RxCLKOUT
PWRDN
V
CC
H亮逻辑电平
l低逻辑电平
P最后有效状态
x无关
Z高阻
PWRDN
正常
2V
X
Z
X
Z
L
X
Z
X
Z
L
!
2V
X
Z
X
Z
L
PWRDN
X
L
X
（注5 ）
L
!
2V
活跃
活跃
活跃
活跃
H
活跃
L / H
活跃
活跃
H
!
2V
活跃
X
H / L / Z
（注3）
H
活跃
P
（注4 ）
（注5 ）
H
!
2V
!
2V
H
（注4 ）
H
活跃
（注5 ）
H
H
（注4 ）
P
（注4 ）
（注5 ）
H
2V
2V
2V
2V
2V
2V
注3 ：
如果变送器通电和PWRDN是无效的高，时钟输入进入任何国家的低，高，或Z则内部PLL会去
已知的低频率，一直呆到时钟重新开始正常运行。
注4 ：
如果输入终止，未驱动（ Z）或短路或开路。 （故障安全状态）
注5 ：
对于PWRDN或故障安全状态RxCLKOut引脚变为低电平的面板连接器件和高通道连接的设备。
注6 ：
在这里短路装置（
r
输入短路到彼此，或
r
输入短路，彼此接地或V
CC
或任一
r
输入短路到
地面或V
CC
），没有其他的电流/电压源（噪声）施加。如果在V
ID
仍然在有效范围内（大于100mV的）和VCM是在有效范围内
（0V至2.4V ），则该输入信号仍是公认的并且部分将正常响应。
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