FIN24C
PSerDes
低电压24位双向串行器/解串器
2005年4月
修订后的2005年9月
FIN24C
PSerDes
低电压24位双向串行器/解串器
概述
该FIN24C
P
SERDES
是一款低功耗串行器/解串器
器（SerDes ） ，可以帮助最小化transfer-的成本和功率
环宽的信号路径。通过使用序列化时，对
的信号从一个点传输到另一个号码可以是
显著降低。典型的还原为4:1至6:1为unidirec-
tional路径。对于双向操作，采用半双工
多种来源，有可能增加信号还原
到接近10 ： 1 。通过使用差分信号，的屏蔽
荷兰国际集团和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也很重要
用于提供噪声不敏感的信号，可以承受无线电
和电气噪声源。主要降低功率变
让消费在超便携电池寿命的影响微乎其微
应用程序。独特的单词边界技术保证
当数据为和解串的实际字边界被识别
化的。这保证了每一个字是在正确地对齐
通过独特的解串器上的一个字一个字的基础
时钟和数据的序列，该序列未在重复实施
单词边界。它也可以使用一个单一的PLL用于大多数应用
阳离子，包括双向操作。
特点
O
低功耗对电池寿命的影响降到最低
- 多种省电模式
AC耦合与直流平衡
O
100nA的待机模式
5毫安典型的操作条件
O
电缆减少：25： 4或更大
O
双向操作50 ： 7减轻或更大
O
在任一方向高达24位
O
高达20MHz并行接口操作
O
电压转换为1.8V至3.3V
O
超小型的和具有成本效益的包装
O
高ESD保护：
!
8kV的HBM
应用
O
微控制器或像素接口
O
图像传感器
O
小型显示器
液晶显示器，手机，数码相机，便携式游戏机，打印机
PDA，摄像机，汽车
订购代码：
订单
数
FIN24CGFX
（初步）
FIN24CMLX
包
数
BGA042A
MLP040A
包装说明
无铅42球超小型球栅阵列（ USS - BGA ） ， JEDEC MO- 195的3.5mm宽
无铅40 -终端模塑无铅封装（ MLP ） ，四， JEDEC MO- 220的6mm广场
根据JEDEC J- STD- 020B无铅封装。
只有磁带和卷轴可用BGA和MLP封装。
P
SERDES
是仙童半导体公司的商标。
2005仙童半导体公司
DS500909
www.fairchildsemi.com
FIN24C
MLP端子说明
MLP
终奌站
名字
DP [ 1:20 ]
DP [ 21:24 ]
CKREF
频闪
CKP
DSO
/ DSI
DSO
/ DSI
CKSI
， CKSI
I / O类型
I / O
我还是
IN
IN
OUT
DIFF -I / O
数
码头
20
4
1
1
1
2
信号说明
LVCMOS并行I / O 。方向DIRI终端控制
LVCMOS并行单向输入或输出依赖于S1 ， S2的国家
码头
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号（注1 ）
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）的
： DSO （一）对积极信号
DSO （I）的
： DSO （一）对负向信号
DIFF -IN
2
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI
： CKSI对积极信号
CKSI
： CKSI对负向信号
CKSO
， CKSO
DIFF -OUT
2
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO
： CKSO对积极信号
CKSO
： CKSO对负向信号
S1
S2
DIRI
DIRO
V
DDP
V
DDS
V
DDA
GND
IN
IN
IN
OUT
供应
供应
供应
供应
1
1
1
1
1
1
1
0
LVCMOS模式选择引脚用来定义操作方式对于一些
终端。控制端子， DP [ 21时24 ]可以被设置为在相同的4个端子
方向或两个中的每个方向。
LVCMOS控制输入
用于控制数据流的方向
LVCMOS输出控制
DIRI反转
电源的并行I / O和转换电路
电源用于核心电路和串行I / O的
电源的模拟PLL电路
使用底部地平面的地面信号
注1 ：
数字存储示波器/ DSI串行端口终端已被布置成使得当一个设备被旋转180度，与其它设备的串行连接将正确地对准
而不需要任何迹线或连接线的信号交叉。其他的布局方位可能需要走线或交叉电缆。
PBGA
端子分配
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
3
DP[5]
DP[6]
DP[8]
V
DDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
V
DDS
V
DDA
DP[23]
5
DP[1]
频闪
CKSO
DSO
/ DSI
CKSI
S2
DP[24]
6
CKREF
DIRO
CKSO
DSO
/ DSI
CKSI
DIRI
S1
3
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FIN24C
控制逻辑电路
该FIN24C有4个信号可选择为单向2
输入和2个单向输出，或作为4的单向输入
或4个单向输出。这些经常被应用
为控制信号。该模式信号S1和S2确定的
在DP [ 21时24分]的数据信号的方向。 00国家还亲
志愿组织的断电状态下的所有功能
设备被禁用或复位。该DIRI终端控制方向
在模式1和模式3的操作。当在当该设备的灰
模式2中的方向是由两个DIRI和控制
STROBE信号。表1提供了一个完整的描述
的各种操作模式。对于单向操作
DIRI终端应当被硬连线到一个有效的逻辑电平与所述
DIRO端应悬空。对于双向操作
和灰的主设备的DIRO应连接到
DIRI从设备的。
表1，控制逻辑电路
模式
数
0
输入
S2
0
输出设备
DIRO
1
0
1
0
1
0
1
DIRO
(n-1)
1
0
S1
0
频闪DIRI
x
x
0
1
0
1
0
1
0
1
0
1
状态
na
na
DES
SER
描述
掉电状态。该设备的电源将被
关闭并禁用不顾一切其它信号
4位单向控制模式。 DP [ 21:24 ]为输出。
1
0
1
x
x
2
1
0
0
0
1
1
4位单向控制模式。 DP [ 21:24 ]为输入。
STROBE和DIRI操作的RS锁存器，以改变它的
SER
操作的状态。
DES
一般来说DIRI和频闪应该不低的
以前的同一时间。
DES
SER
2位单向控制模式。 DP [ 21:22 ]为输入。
DP [ 23:24 ]输出
2位单向控制模式。 DP [ 21:22 ]为输入。
DP [ 23:24 ]输出
DES
3
1
1
1
1
x
x
当在一个双向模式工作围绕功能的转
族体差异取决于设备的模式。为
模式1和模式3的设备异步地传送和反相
通过该装置向DIRO信号的DIRI信号。关怀
必须由系统设计者来确保不conten-
化发生解串器输出和其他的
在此端口上的设备。最优地所述外围设备的驱动
串行器前应置于高阻抗状态
在DIRI信号被断言。
当使用专用的数据输出的设备变成从deseri-
串行化器以串行器专用的输出将保持在最后
逻辑值断言。该值只将设备是否改变
再次转身成解串器和值
被覆盖。
当该装置处于模式2（S2 = 1， S1 = 0 ）的方向
操作取决于两者的STROBE信号和时
DIRI信号。在上电时将模式选择信号都是低电平
和DIRO信号将是DIRI信号的反转。
上电后的DIRI和选通信号应首先
同时为高电平。当STROBE变低的设备将
配置为串行和DIRO将被强制为低。该
直到DIRI信号变设备将继续作为一个串行
低。当DIRI变低的设备将被重新配置为
解串器和DIRO信号将被置为HIGH。
当操作成对的串行解串器并不是所有的运营模式
兼容。无论操作串行的方式
总是在发送24位的数据和2个字的边界位。该
解串器总是接收数据和2字24位
边界位。对于某些操作模式不是所有的数据
位是有效的，由于一些引脚是专用的输入或输出
放。的“0”的值，将在串行流中的所有无效发送
数据位。
4位控制模式：
当在4位控制模式操作的
主设备必须配置为模式2 。
（S2 = 1， S1 = 0）和从设备必须CON组
想通作为模式1 （S2 = 0， S 1 = 1）。当operat-
荷兰国际集团在此模式下24个数据位和控制位可以被发送
从主站到从站， 20个数据位可以是
从站对主站发送。单向CON-
控制信号应该被连接到DP [ 21点24分。
2位控制方式：
当在2位的控制模式下运行
两台设备都必须在模式3配置
（S2 = S1 = “1”） 。在这种操作模式下的22位可以
在任一方向发送。当在2位操作系统
控制方式序列化的21位和22将出现在
输出23和反序列化器24 。
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4
FIN24C
关断模式（模式0 ）
模式0用于掉电和复位设备。
当这两个模的信号被驱动到低电平状态的
PLL和引用都将被禁用，差分输入缓冲器
被切断，则差分输出缓冲器将被放置到一个高
阻抗状态， LVCMOS输出将被放置到一个高
阻抗状态和LVCMOS输入将被驱动为有效
内部平。此外，所有内部电路将被重置。该
的CKREF国家损失也使以保证PLL会
只有电是否有一个有效的CKREF信号。
在典型的应用中，设备将仅之间的改变
掉电模式和所选择的操作模式。这
使得系统级省电功能，方案需要
通过单根导线为一串行解串器对mented 。 S1和S2
那些其操作模式驱动到一个选择信号
“逻辑0 ” ，应连接至GND 。 S1和S2的信号
有他们的操作模式驱动为“逻辑1 ”应该是
连接到系统级断电信号。
该STROBE信号，然后进行序列化。序列化的数据
流是同步的，同步地以一个发送源
位时钟嵌入单词边界。序列化数据
在26倍CKREF时钟速率发送。两个额外的数据位
发送定义单词边界。当这个操作
内部解串器电路被禁止，包括模式
串行时钟，串行数据输入缓冲器，双向并行
输出和CKP字时钟。该CKP字时钟会
驱动为高电平。
序列化操作：（图2 ）
DIRI等于1
CKREF不等于频闪
如果相同的信号不用于CKREF和STROBE ，然后
该CKREF信号必须在更高的频率比来运行
频闪速率，以便将数据正确地进行序列化。实际
串行传输率将维持在26倍CKREF频
昆西。零数据位的值将被发送时，没有有效的数据
是存在于该串行比特流。串行器的操作
否则将保持不变。
该基准时钟需要随意运行的确切频率
是取决于CKREF和频闪的稳定性
信号。如果CKREF信号源实现扩散
谱技术的这则最大频率
扩频时钟应该在计算的比例使用
频闪频率为CKREF频率。同样，如果
STROBE信号具有显著周期到周期的变化则
最大周期到周期时间需要被计入
选择CKREF频率。
序列化操作：（图3 ）
DIRI等于1
NO CKREF
序列的第三种方法可以通过提供一个免费进行
在CKSI信号运行位时钟。此模式是通过使
接地CKREF信号和驱动信号DIRI高。
上电时，该设备被配置为接受一个序列
从CKSI时钟。如果收到CKREF则设备会
使CKREF序列模式。该装置将保持在
即使CKREF停止此模式。要重新启用该模式
该设备必须断电再通电备份
与上CKREF “逻辑0”。
序列化操作
串行配置在下面节中描述
系统蒸发散。基本的序列化电路的工作原理基本上是identi-
美云在这些模式下，但实际的数据和时钟流将
不同而有所不同，如果CKREF是一样的频闪显
最终还是不行。当指出， CKREF等于频闪本
意味着CKREF和STROBE信号被硬连线
一起作为一个信号。当它被称CKREF不
等于频闪然后每个信号是不同的，并CKREF必须
在频率足够高的运行，以避免丢失任何数据
条件。 CKREF决不是一个较低的频率比
频闪。
序列化操作：（图1 ）
DIRI等于1
CKREF等于频闪
该PLL必须按顺序获得一个稳定的CKREF信号
实现之前锁定到发送的任何有效数据。该CKREF显
纳尔作为数据STROBE信号提供的数据可用于
可以在PLL锁相被忽略。
一旦PLL稳定并锁定该设备可以开始CAP-
自命序列化的数据。数据将在上升沿捕获
5
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FIN24C的μSerDes 低电压24位双向串行器/解串器
2006年10月
FIN24C
的μSerDes 低电压24位双向
串行器/解串器
特点
■
低功耗对电池寿命的影响降到最低
tm
概述
该FIN24C的μSerDes 是一款低功耗串行器/
解串器（ SERDES） ，可以帮助最大限度地降低成本
和传输宽信号路径的功率。通过
使用序列化，信号的数量转移
从一个点到另一个可显著降低。
典型的还原为4:1至6:1为单向路径。
对于双向操作，采用半双工多
源，因此能够提高还原到信号
接近10 ： 1 。通过使用差分信号，
屏蔽和EMI滤波器，也可以最小化，进一步
减少串行化的成本。差分信号 -
荷兰国际集团同样重要的是提供一个噪声不敏感的显
最终能抵御无线电和电气噪声源。
主要降低功耗允许最小
在超便携式应用的电池寿命的影响。一
唯一字边界的技术保证了实际
当数据为和解串字边界被识别
化的。这保证了每个单词正确对齐
在通过一个单词的字的基础解串器
时钟和数据是不重复的唯一序列
除了在字边界。单个PLL是足够的
对于大多数应用，包括双向操作。
■
■
■
■
■
■
■
■
■
- 多种省电模式
AC耦合与直流平衡
100nA的待机模式， 5毫安典型的操作
条件
电缆减少：25： 4或更大
双向操作50 ： 7减轻或更大
在任一方向高达24位
高达20MHz并行接口操作
电压转换为1.65V至3.6V
超小型的和具有成本效益的包装
高ESD保护： >7.5kV HBM
并行I / O电源（V
DDP
）之间的范围
1.65V至3.6V
应用
■
微控制器或像素接口
■
图像传感器
■
小型显示器
- 液晶显示器，手机，数码相机，便携式游戏机，
打印机，PDA，摄像机，汽车
订购信息
订单号
FIN24CGFX
FIN24CMLX
包
数
BGA042
MLP040
无铅
是的
是的
包装说明
42球超小型球栅阵列（ USS - BGA ）
JEDEC MO- 195的3.5mm宽
40终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220的6mm广场
根据JEDEC J- STD- 020B无铅封装。只有磁带和卷轴可用BGA和MLP封装。
的μSerDes
TM
是仙童半导体公司的商标。
2005仙童半导体公司
FIN24C版本1.0.2
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FIN24C的μSerDes 低电压24位双向串行器/解串器
功能框图
CKREF
频闪
注册
PLL
cksint
0
I
字
边界
发电机
+
–
CKS0+
CKS0-
DP的[ m + 1个： 24]
串行器
控制
串行器
+
–
DSO + / DSI-
DSO- / DSI +
oe
DP的[1：米]
注册
注意：
米= 20或22
+
注册
解串器
解串器cksint
控制
–
+
–
100Ω门控
终止
CKSI +
CKSI-
100Ω
终止
I / O
控制
CKP
WORD CK
发电机
控制逻辑
S1
S2
DIRI
掉电
控制
频率。
控制
方向
控制
oe
DIRO
图1.框图
2005仙童半导体公司
FIN24C版本1.0.2
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2
FIN24C的μSerDes 低电压24位双向串行器/解串器
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:24 ]
CKREF
频闪
CKP
DSO + / DSI-
DSO- / DSI +
I / O类型
I / O
我还是
IN
IN
OUT
DIFF -I / O
数
码头
20
4
1
1
1
2
信号说明
LVCMOS并行I / O ，方向DIRI终端控制
LVCMOS并行单向输入或输出依赖于国家
S1，S2端子
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号（ 1 ）
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）+ ： DSO （I）的一对的正信号
DSO （ I） - ： DSO的负信号（ I）对
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI + ： CKSI对积极信号
CKSI- ： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO + ： CKSO对积极信号
CKSO- ： CKSO对负向信号
LVCMOS模式选择引脚用来定义操作方式对于一些
终端。控制端子， DP [ 21时24 ]可以被设置为在所述4个端子
相同的方向或两个在每个方向。
LVCMOS控制输入
用于控制数据流的方向
LVCMOS输出控制
DIRI反转
电源的并行I / O和转换电路
电源用于核心电路和串行I / O的
电源的模拟PLL电路
使用底部地平面的地面信号
CKSI + ， CKSI-
DIFF -IN
2
CKSO + ， CKSO-
DIFF -OUT
2
S1
S2
DIRI
DIRO
V
DDP
V
DDS
V
DDA
GND
IN
IN
IN
OUT
供应
供应
供应
供应
1
1
1
1
1
1
1
0
注意：
1. DSO / DSI串行端口终端已被布置成使得当一个设备被旋转180 °到另一台设备，
串行连接的正确对齐，而不需要任何迹线或连接线的信号交叉。其他布局
方向可要求走线或交叉电缆。
2005仙童半导体公司
FIN24C版本1.0.2
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3
FIN24C的μSerDes 低电压24位双向串行器/解串器
连接图
32
频闪
19
DP[9]
DP[10]
DP[11]
DP[12]
V
DDP
CKP
DP[13]
DP[14]
DP[15]
DP[16]
31
CKREF
30
DIRO
29
CKSO +
28
CDSO-
27
DSO + / DSI-
26
DSO- / DSI +
25
CKSI-
24
CKSI +
23
DIRI
22
S2
21
V
DDS
20
40
DP[8]
39
DP[7]
38
DP[6]
37
DP[5]
36
DP[4]
35
DP[3]
16
34
DP[2]
17
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
18
图2.终端分配的MLP （顶视图）
1
A
B
C
D
E
F
J
2
3
4
5
6
DP[17]
DP[18]
DP[19]
DP[20]
DP[21]
DP[22]
DP[23]
DP[24]
S1
V
DDA
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
33
DP[1]
引脚分配
3
DP[5]
DP[6]
DP[8]
V
DDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
V
DDS
V
DDA
DP[23]
5
DP[1]
频闪
CKSO +
CKSI +
S2
DP[24]
6
CKREF
DIRO
CKSO-
CKSI-
DIRI
S1
DSO- / DSI + DSO + / DSI-
（ TOP VIEW ）
图3.终端分配的μBGA
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FIN24C版本1.0.2
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FIN24C的μSerDes 低电压24位双向串行器/解串器
控制逻辑电路
该FIN24C有四个信号可选择两个
单向输入和两个单向输出，或作为
4个单向输入或4个单向输出。
这些经常被用于控制信号的应用。
该模式信号S1和S2确定的方向
在DP [ 21时24 ]的数据信号。 00国家提供了
掉电状态下设备的所有功能
禁用或复位。该DIRI终端控制方向
该设备在模式1和模式3的灰当在模式2中，
方向由两个DIRI和频闪显控
良。表1将得到变量的完整描述
操作的OU模式。对于单向操作，
DIRI终端应该硬连接到一个有效的逻辑电平
和DIRO端应悬空。对于双
双向操作，主设备的DIRO
应连接到从设备的DIRI 。
当在双向模式下操作，在翻转
功能是依赖于设备的模式。为
模式1和模式3中，该装置以异步方式传送和
通过该装置向DIRO反转DIRI信号
信号。必须小心设计过程中注意保证
解串器输出之间没有发生争
与该端口上的其它设备。优化的外设
全部擦除设备驱动串行器应该是在高
前DIRI信号阻抗状态被置位。
当使用专用的数据输出的设备变成从
解串器串行器，专用输出保持
在最后的逻辑值置为有效。只有这个值
变化，如果该装置被再次转头成
解串器，其值将被覆盖。
当该装置处于模式2（S2 = 1， S1 = 0 ），则方向
操作是依赖双方的频闪后
信号和DIRI信号。在上电时，所述模式选择
信号都为低电平，并且DIRO信号是反演
锡永的DIRI信号。上电后，该DIRI和
选通信号应首先两者高。当
频闪变向低电平的装置被配置为的是串行
izer和DIRO将被强制为低。该器件遗体
串行器，直到DIRI信号变为低电平。当DIRI
变为低电平，该设备重新配置为解串器
而DIRO信号被置为高电平。
当操作成对的串行解串器，并非所有的工作
模式是兼容的。不管能操作的模式的
ATION ，串行器总是在发送24位的数据和
2字边界位。解串器总是
接收数据中的24位和2字边界位。为
某些操作模式中，数据位不都是
有效的，因为有些引脚是专用的输入或输出。
的“0”的值被用于所有无效发送的串行数据流
数据位。
表1，控制逻辑电路
模式
数
0
输入
S2
0
产量
DIRI
0
1
0
1
0
1
0
1
S1
0
频闪
x
x
DIRO
1
0
1
0
1
0
1
DIRO （ n-1个）
设备
状态
na
na
DES
SER
DES
SER
DES
前
描述
掉电状态。该装置是
断电和残疾人
不管所有其他信号。
4位单向控制方式
DP [ 21:24 ]是输出
4位单向控制方式
DP [ 21:24 ]为输入
STROBE和DIRI操作为
RS -锁存器来改变状态
操作。
一般情况下， DIRI和频闪应
不低的同时。
1
2
0
1
1
0
x
x
0
0
1
1
3
1
1
x
0
1
DES
2位单向控制方式
DP [ 21:22 ]是输入
DP [ 23:24 ]输出
2位单向控制方式
DP [ 21:22 ]是输入
DP [ 23:24 ]输出
1
1
x
1
0
SER
2005仙童半导体公司
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