FIN24AC
PSerDes
22位双向串行器/解串器
2005年9月
修订后的2005年12月
FIN24AC
PSerDes
22位双向串行器/解串器
概述
该FIN24AC
P
SERDES
是一款低功耗串行器/解串器
器（SerDes ） ，可以帮助最小化transfer-的成本和功率
环宽的信号路径。通过使用序列化时，对
的信号从一个点传输到另一个号码可以是
显著降低。典型的还原为4:1至6:1为unidirec-
tional路径。对于双向操作，采用半双工
多种来源，有可能增加信号还原
到接近10 ： 1 。通过使用差分信号，的屏蔽
荷兰国际集团和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也很重要
用于提供噪声不敏感的信号，可以承受无线电
和电气噪声源。主要降低功率变
让消费在超便携电池寿命的影响微乎其微
应用程序。独特的单词边界技术保证
当数据为和解串的实际字边界被识别
化的。这保证了每一个字是在正确地对齐
通过独特的解串器上的一个字一个字的基础
时钟和数据的序列，该序列未在重复实施
单词边界。它也可以使用一个单一的PLL用于大多数应用
阳离子，包括双向操作。
特点
O
低功耗对电池寿命的影响降到最低
- 多种省电模式
AC耦合与直流平衡
O
100nA的待机模式
5毫安典型的操作条件
O
电缆减少：25： 4或更大
O
双向操作50 ： 7减轻或更大
O
差分信号：
90dBm EMI时使用近在实验室条件下使用CTL
现场探头
最小化屏蔽
最小化EMI滤波器
最小的易感性外部干扰
O
多达22位的任一方向
O
高达20MHz并行接口操作
O
电压转换为1.65V至3.6V
O
超小型的和具有成本效益的包装
O
高ESD保护：
!
8kV的HBM
O
并行I / O电源（V
DDP
）之间的范围
1.65V至3.6V
应用
O
微控制器或像素接口
O
图像传感器
O
小型显示器
液晶显示器，手机，数码相机，便携式游戏机，打印机
PDA，摄像机，汽车
订购代码：
订单
数
FIN24ACGFX
FIN24ACMLX
包
数
BGA042A
MLP040A
包装说明
无铅42球超小型球栅阵列（ USS - BGA ） ， JEDEC MO- 195的3.5mm宽
无铅40 -终端模塑无铅封装（ MLP ） ，四， JEDEC MO- 220的6mm广场
根据JEDEC J- STD- 020B无铅封装。
只有磁带和卷轴可用BGA和MLP封装。
P
SERDES
是仙童半导体公司的商标。
2005仙童半导体公司
DS500910
www.fairchildsemi.com
FIN24AC
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
DSO
/ DSI
DSO
/ DSI
I / O类型
I / O
I
O
IN
IN
OUT
DIFF -I / O
数
of
码头
20
2
2
1
1
1
2
信号说明
LVCMOS并行I / O 。方向DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号（注1 ）
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）的
： DSO （一）对积极信号
DSO （I）的
： DSO （一）对负向信号
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI
： CKSI对积极信号
CKSI
： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO
： CKSO对积极信号
CKSO
： CKSO对负向信号
使用LVCMOS模式选择终端来选择
频率范围的参考时钟， ， CKREF
LVCMOS控制输入
用于控制数据流的方向：
DIRI =“1”串行器， DIRI = “0”的解串器
LVCMOS输出控制
DIRI反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
使用底部地平面的地面信号
CKSI
， CKSI
DIFF -IN
2
CKSO
， CKSO
DIFF -OUT
2
S1
S2
DIRI
IN
IN
IN
1
1
1
DIRO
V
DDP
V
DDS
V
DDA
GND
OUT
供应
供应
供应
供应
1
1
1
1
0
注1 ：
数字存储示波器/ DSI串行端口引脚被布置成使得当一个设备被正确旋转180度，相对于所述其他设备的串行连接将
对齐，而不需要任何迹线或连接线的信号交叉。其他的布局方位可能需要走线或交叉电缆。
PBGA
端子分配
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
3
DP[5]
DP[6]
DP[8]
V
DDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
V
DDS
V
DDA
DP[23]
5
DP[1]
频闪
CKSO
DSO
/ DSI
CKSI
S2
DP[24]
6
CKREF
DIRO
CKSO
DSO
/ DSI
CKSI
DIRI
S1
3
www.fairchildsemi.com
FIN24AC
控制逻辑电路
该FIN24AC必须被用作一个24位串行器的能力或
24位解串器。销S1和S2必须被设置为accommo-
迄今为止，串行时钟参考输入频率范围。
下表列出了这些选项的引脚编程
基于S1和S2的控制引脚。该DIRI引脚控制
设备是否是一个串行或并行化器。如果是DIRI
置为低，该设备被配置为解串器。当
在DIRI引脚置为高电平时，器件将被配置为一个
序列化。改变在DIRI信号状态将扭转
在I / O信号的方向，并产生相反的状态显
最终在DIRO 。对于单向操作的DIRI引脚应
硬连接到高电平或低电平状态， DIRO引脚应
悬空。对于双向操作中，主机的DIRI
器设备将被系统和的DIRO信号被驱动
主站将用于驱动所述从设备的DIRI 。
串行器/解串器与专用I / O变化
序列化和反序列化的电路是设置为24位。
因为专用输入和输出只有22个数据位的
曾经被序列化和反序列化。不管该模式的
操作的串行化器总是在发送数据加上2个24位的
边界位，解串器始终接收24位
数据和2字边界位。 23位和串行24
将始终包含零值，并将由被丢弃
解串器。 DP [ 21时22 ]输入到串行化器将deseri-
[ 23:24 ]分别alized为DP 。
周转功能
该设备通过，并通过反转信号DIRI
设备异步的DIRO信号。必须小心
由系统设计者来确保不发生竞争
解串器的输出和其他设备在此之间
端口。最优地所述外围设备的驱动串行
应放入之前DIRI显高阻抗状态
最终被认定。
当使用专用的数据输出的设备变成从deseri-
串行化器以串行器专用的输出将保持在最后
逻辑值断言。该值只将设备是否改变
再次转身成解串器和值
被覆盖。
表1，控制逻辑电路
关断模式（模式0 ）
模式0用于掉电和复位设备。
当这两个模的信号被驱动到低电平状态的
PLL和引用都将被禁用，差分输入缓冲器
被切断，则差分输出缓冲器将被放置到一个高
阻抗状态， LVCMOS输出将被放置到一个高
阻抗状态和LVCMOS输入将被驱动为有效
内部平。此外，所有内部电路将被重置。该
的CKREF国家损失也使以保证PLL会
只有电是否有一个有效的CKREF信号。
在该装置的一个典型的应用程序模式的信号通常会
不改变状态以外的所希望的频率之间
范围和掉电模式。这允许系统级
省电功能，通过一个单一的金属丝为实现
SerDes的对。具有S1与S2的选择信号的
驱动到“逻辑0”的操作模式应当被硬连线到
GND 。 S1和S2的信号具有其操作模式
驱动到“逻辑1”，应该被连接到一个系统级
断电信号。
串行操作模式
串行配置在下面节中描述
系统蒸发散。基本的序列化电路的工作原理基本上是identi-
美云在这些模式下，但实际的数据和时钟流将
不同而有所不同，如果CKREF是一样的频闪显
最终还是不行。当指出， CKREF =频闪这个手段
该CKREF和STROBE信号具有相同的频
昆西操作，但可以或可以不是相一致。
当指出， CKREF不等于频闪然后
每个信号是不同的和CKREF必须在一个频运行
昆西足够高，以避免数据的条件的任何损失。 CKREF
决不是一个较低的频率比STROBE 。
序列化操作：（图1 ）
模式1 ，2或3
DIRI等于1
CKREF等于频闪
该PLL必须按顺序获得一个稳定的CKREF信号
实现之前锁定到发送的任何有效数据。该CKREF显
纳尔作为数据STROBE信号提供的数据可用于
可以在PLL锁相被忽略。
一旦PLL稳定并锁定该设备可以开始CAP-
自命序列化的数据。数据将在上升沿捕获
该STROBE信号，然后进行序列化。序列化的数据
流是同步的，同步地以一个发送源
位时钟嵌入单词边界。当经营
这种模式下，内部解串器电路被禁止，包括
串行时钟，串行数据输入缓冲器，所述双向paral-
LEL输出和CKP字时钟。该CKP字时钟会
驱动为高电平。
序列化操作：（图2 ）
DIRI等于1
CKREF不等于频闪
如果相同的信号不用于CKREF和STROBE ，然后
该CKREF信号必须在更高的频率比来运行
频闪速率，以便将数据正确地进行序列化。实际
串行传输率将维持在26倍CKREF频
昆西。零数据位的值将被发送时，没有有效的数据
模式
S2
数
0
1
0
0
0
2
1
1
3
1
1
S1 DIRI
0
1
1
0
0
1
1
x
1
0
1
0
1
0
描述
掉电模式
24位串行器
2MHz至5MHz的CKREF
24位解串器
24位串行器
5MHz至15MHz的CKREF
24位解串器
24位串行器
10MHz至20MHz的CKREF
24位解串器
www.fairchildsemi.com
4
FIN24AC 22位双向串行器/解串器
2007年1月
FIN24AC
22位双向串行器/解串器
特点
■
低功耗对电池寿命的影响降到最低
tm
概述
该FIN24AC的μSerDes 是一款低功耗串行器/
解串器（ SERDES） ，可以帮助最大限度地降低成本
和传输宽信号路径的功率。通过
使用序列化，信号的数量转移
从一个点到另一个可显著降低。
典型的还原为4:1至6:1为单向路径。
对于双向操作，采用半双工多
源，因此能够提高还原到信号
接近10 ： 1 。通过使用差分信号，
屏蔽和EMI滤波器，也可以最小化，进一步
减少串行化的成本。差分信号 -
荷兰国际集团同样重要的是提供一个噪声不敏感的显
最终能抵御无线电和电气噪声源。
主要降低功耗允许最小
在超便携式应用的电池寿命的影响。一
唯一字边界的技术保证了实际
当数据为和解串字边界被识别
化的。这保证了每个单词正确对齐
在通过一个单词的字的基础解串器
时钟和数据是不重复的唯一序列
除了在字边界。单个PLL是足够的
对于大多数应用，包括双向操作。
■
■
■
■
■
■
■
■
■
■
- 多种省电模式
AC耦合与直流平衡
100nA的待机模式， 5毫安典型的操作
条件
电缆减少：25： 4或更大
双向操作50 ： 7减轻或更大
差分信号：
- -90dBm时， EMI在实验室条件下使用CTL
使用近场探头
最小化屏蔽
最小化EMI滤波器
最小的易感性外部干扰
多达22位的任一方向
高达20MHz并行接口操作
电压转换为1.65V至3.6V
超小型的和具有成本效益的包装
高ESD保护： >8kV HBM
并行I / O电源（V
DDP
）之间的范围
1.65V至3.6V
应用
■
微控制器或像素接口
■
图像传感器
■
小型显示器
- 液晶显示器，手机，数码相机，便携式游戏机，
打印机，PDA，摄像机，汽车
订购信息
订单号
FIN24ACGFX
FIN24ACMLX
包
数
BGA042
MLP040
无铅
是的
是的
包装说明
42球超小型球栅阵列（ USS - BGA ）
JEDEC MO- 195的3.5mm宽
40终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220的6mm广场
根据JEDEC J- STD- 020B无铅封装。只有磁带和卷轴可用BGA和MLP封装。
的μSerDes
TM
是仙童半导体公司的商标。
2005仙童半导体公司
FIN24AC版本1.0.3
www.fairchildsemi.com
FIN24AC 22位双向串行器/解串器
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
DSO + / DSI-
DSO- / DSI +
I / O类型
I / O
I
O
IN
IN
OUT
DIFF -I / O
数
码头
20
2
2
1
1
1
2
信号说明
LVCMOS并行I / O ，方向由DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号
(1)
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）+ ： DSO （I）的一对的正信号
DSO （ I） - ： DSO的负信号（ I）对
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI + ： CKSI对积极信号
CKSI- ： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO + ： CKSO对积极信号
CKSO- ： CKSO对负向信号
使用LVCMOS模式选择终端来选择
频率范围的参考时钟， ， CKREF
LVCMOS控制输入
用于控制数据流的方向：
DIRI =“1”串行器， DIRI = “0”的解串器
LVCMOS输出控制
DIRI反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
使用底部地平面的地面信号
CKSI + ， CKSI-
DIFF -IN
2
CKSO + ， CKSO-
DIFF -OUT
2
S1
S2
DIRI
IN
IN
IN
1
1
1
DIRO
V
DDP
V
DDS
V
DDA
GND
OUT
供应
供应
供应
供应
1
1
1
1
0
注意：
1. DSO / DSI串行端口终端已被布置成使得当一个设备被旋转180 °到另一台设备，
串行连接的正确对齐，而不需要任何迹线或连接线的信号交叉。其他布局
方向可要求走线或交叉电缆。
2005仙童半导体公司
FIN24AC版本1.0.3
www.fairchildsemi.com
3
FIN24AC 22位双向串行器/解串器
连接图
32
频闪
19
DP[9]
DP[10]
DP[11]
DP[12]
V
DDP
CKP
DP[13]
DP[14]
DP[15]
DP[16]
31
CKREF
30
DIRO
29
CKSO +
28
CDSO-
27
DSO + / DSI-
26
DSO- / DSI +
25
CKSI-
24
CKSI +
23
DIRI
22
S2
21
V
DDS
40
DP[8]
39
DP[7]
38
DP[6]
37
DP[5]
36
DP[4]
35
DP[3]
16
34
DP[2]
17
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
18
33
DP[1]
图2.终端分配的MLP （顶视图）
1
A
B
C
D
E
F
J
2
3
4
5
6
DP[17]
DP[18]
DP[19]
DP[20]
DP[21]
DP[22]
DP[23]
DP[24]
S1
V
DDA
引脚分配
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
3
DP[5]
DP[6]
DP[8]
V
DDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
V
DDS
V
DDA
DP[23]
5
DP[1]
频闪
CKSO +
CKSI +
S2
DP[24]
6
CKREF
DIRO
CKSO-
CKSI-
DIRI
S1
20
DSO- / DSI + DSO + / DSI-
（ TOP VIEW ）
图3.终端分配的μBGA
2005仙童半导体公司
FIN24AC版本1.0.3
www.fairchildsemi.com
4
FIN24AC 22位双向串行器/解串器
控制逻辑电路
该FIN24AC必须被用作一个24位的能力Seri-
串行化器或24位解串器。销S1和S2必须是
组来容纳时钟参考输入频率
范围内的序列化。表1示出了销编程
这些选项的基础上， S1和S2控制明
销。该DIRI引脚控制设备是否使用的是串行
izer或解串器。当DIRI为低电平时，
设备被配置为解串器。当DIRI销
被置为高电平，该设备被配置为使用的是串行
izer 。改变国家对DIRI信号反转
的I / O信号的方向，并产生相对
在DIRO状态信号。对于单向操作，
DIRI引脚应硬连接到高电平或者低电平状态
和DIRO引脚应悬空。对于双
双向操作，主设备的DIRI是
通过该系统和主的DIRO信号驱动
用于驱动所述从设备的DIRI 。
周转功能
该器件通过，并通过反转信号DIRI
该设备异步到DIRO信号。关怀
必须在设计时要注意保证没有争
发生解串器的输出，而另一个之间
在此端口上的设备。最优地所述外围设备driv-
荷兰国际集团的序列化应该是一个高阻抗状态
之前DIRI信号被断言。
当使用专用的数据输出的设备变成从
解串器串行器，专用输出保持
在最后的逻辑值置为有效。该值只改变
如果设备再次转身变成器和解串
izer和值将被覆盖。
关断模式（模式0 ）
模式0用于掉电和复位
装置。当这两个模的信号被驱动到
低状态， PLL和引用是残疾人， differen-
TiAl基输入缓冲器关闭，差分输出缓冲器
置于高阻抗状态， LVCMOS输出
被置于高阻抗状态， LVCMOS
输入驱动为有效电平在内部，所有的内部
电路被复位。的CKREF状态的损失也使
以确保在PLL只接通电源是否有一个有效的
CKREF信号。
在典型的应用中，信号不改变状态等
比期望的频率范围和上电之间
关断模式。这允许系统级掉电
功能，以通过单根导线的实施
串行解串器对。具有S1与S2的选择信号
驱动为“逻辑0 ”的操作模式应该是硬
连接到GND 。 S1和S2的信号具有其
驱动到“逻辑1 ”操作模式应连接
到一个系统级断电信号。
串行器/解串器与专用I / O
变异
序列化和反序列化的电路配置好
24位。因为专用的输入和输出，
只有22位的数据是有史以来序列化或反序列化。
无论操作模式，串行器是
总是在发送数据中的24位和2位的边界
及解串器始终接收24位的数据
两个单词边界位。位23和serial- 24
izer总是包含零值，并丢弃
由解串器。 DP [ 21:22 ]输入串行器是
[ 23:24 ]分别反序列化的DP 。
表1，控制逻辑电路
模式
数
0
1
2
3
S2
0
0
0
1
1
1
1
S1
0
1
1
0
0
1
1
DIRI
x
1
0
1
0
1
0
掉电模式
描述
24位串行器， 2MHz至5MHz的CKREF
24位解串器
24位串行器， 5MHz至15MHz的CKREF
24位解串器
24位串行器， 10MHz至20MHz的CKREF
24位解串器
2005仙童半导体公司
FIN24AC版本1.0.3
www.fairchildsemi.com
5
FIN24AC
PSerDes
22位双向串行器/解串器
2005年9月
修订后的2005年12月
FIN24AC
PSerDes
22位双向串行器/解串器
概述
该FIN24AC
P
SERDES
是一款低功耗串行器/解串器
器（SerDes ） ，可以帮助最小化transfer-的成本和功率
环宽的信号路径。通过使用序列化时，对
的信号从一个点传输到另一个号码可以是
显著降低。典型的还原为4:1至6:1为unidirec-
tional路径。对于双向操作，采用半双工
多种来源，有可能增加信号还原
到接近10 ： 1 。通过使用差分信号，的屏蔽
荷兰国际集团和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也很重要
用于提供噪声不敏感的信号，可以承受无线电
和电气噪声源。主要降低功率变
让消费在超便携电池寿命的影响微乎其微
应用程序。独特的单词边界技术保证
当数据为和解串的实际字边界被识别
化的。这保证了每一个字是在正确地对齐
通过独特的解串器上的一个字一个字的基础
时钟和数据的序列，该序列未在重复实施
单词边界。它也可以使用一个单一的PLL用于大多数应用
阳离子，包括双向操作。
特点
O
低功耗对电池寿命的影响降到最低
- 多种省电模式
AC耦合与直流平衡
O
100nA的待机模式
5毫安典型的操作条件
O
电缆减少：25： 4或更大
O
双向操作50 ： 7减轻或更大
O
差分信号：
90dBm EMI时使用近在实验室条件下使用CTL
现场探头
最小化屏蔽
最小化EMI滤波器
最小的易感性外部干扰
O
多达22位的任一方向
O
高达20MHz并行接口操作
O
电压转换为1.65V至3.6V
O
超小型的和具有成本效益的包装
O
高ESD保护：
!
8kV的HBM
O
并行I / O电源（V
DDP
）之间的范围
1.65V至3.6V
应用
O
微控制器或像素接口
O
图像传感器
O
小型显示器
液晶显示器，手机，数码相机，便携式游戏机，打印机
PDA，摄像机，汽车
订购代码：
订单
数
FIN24ACGFX
FIN24ACMLX
包
数
BGA042A
MLP040A
包装说明
无铅42球超小型球栅阵列（ USS - BGA ） ， JEDEC MO- 195的3.5mm宽
无铅40 -终端模塑无铅封装（ MLP ） ，四， JEDEC MO- 220的6mm广场
根据JEDEC J- STD- 020B无铅封装。
只有磁带和卷轴可用BGA和MLP封装。
P
SERDES
是仙童半导体公司的商标。
2005仙童半导体公司
DS500910
www.fairchildsemi.com
FIN24AC
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
DSO
/ DSI
DSO
/ DSI
I / O类型
I / O
I
O
IN
IN
OUT
DIFF -I / O
数
of
码头
20
2
2
1
1
1
2
信号说明
LVCMOS并行I / O 。方向DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号（注1 ）
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）的
： DSO （一）对积极信号
DSO （I）的
： DSO （一）对负向信号
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI
： CKSI对积极信号
CKSI
： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO
： CKSO对积极信号
CKSO
： CKSO对负向信号
使用LVCMOS模式选择终端来选择
频率范围的参考时钟， ， CKREF
LVCMOS控制输入
用于控制数据流的方向：
DIRI =“1”串行器， DIRI = “0”的解串器
LVCMOS输出控制
DIRI反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
使用底部地平面的地面信号
CKSI
， CKSI
DIFF -IN
2
CKSO
， CKSO
DIFF -OUT
2
S1
S2
DIRI
IN
IN
IN
1
1
1
DIRO
V
DDP
V
DDS
V
DDA
GND
OUT
供应
供应
供应
供应
1
1
1
1
0
注1 ：
数字存储示波器/ DSI串行端口引脚被布置成使得当一个设备被正确旋转180度，相对于所述其他设备的串行连接将
对齐，而不需要任何迹线或连接线的信号交叉。其他的布局方位可能需要走线或交叉电缆。
PBGA
端子分配
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
3
DP[5]
DP[6]
DP[8]
V
DDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
V
DDS
V
DDA
DP[23]
5
DP[1]
频闪
CKSO
DSO
/ DSI
CKSI
S2
DP[24]
6
CKREF
DIRO
CKSO
DSO
/ DSI
CKSI
DIRI
S1
3
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FIN24AC
控制逻辑电路
该FIN24AC必须被用作一个24位串行器的能力或
24位解串器。销S1和S2必须被设置为accommo-
迄今为止，串行时钟参考输入频率范围。
下表列出了这些选项的引脚编程
基于S1和S2的控制引脚。该DIRI引脚控制
设备是否是一个串行或并行化器。如果是DIRI
置为低，该设备被配置为解串器。当
在DIRI引脚置为高电平时，器件将被配置为一个
序列化。改变在DIRI信号状态将扭转
在I / O信号的方向，并产生相反的状态显
最终在DIRO 。对于单向操作的DIRI引脚应
硬连接到高电平或低电平状态， DIRO引脚应
悬空。对于双向操作中，主机的DIRI
器设备将被系统和的DIRO信号被驱动
主站将用于驱动所述从设备的DIRI 。
串行器/解串器与专用I / O变化
序列化和反序列化的电路是设置为24位。
因为专用输入和输出只有22个数据位的
曾经被序列化和反序列化。不管该模式的
操作的串行化器总是在发送数据加上2个24位的
边界位，解串器始终接收24位
数据和2字边界位。 23位和串行24
将始终包含零值，并将由被丢弃
解串器。 DP [ 21时22 ]输入到串行化器将deseri-
[ 23:24 ]分别alized为DP 。
周转功能
该设备通过，并通过反转信号DIRI
设备异步的DIRO信号。必须小心
由系统设计者来确保不发生竞争
解串器的输出和其他设备在此之间
端口。最优地所述外围设备的驱动串行
应放入之前DIRI显高阻抗状态
最终被认定。
当使用专用的数据输出的设备变成从deseri-
串行化器以串行器专用的输出将保持在最后
逻辑值断言。该值只将设备是否改变
再次转身成解串器和值
被覆盖。
表1，控制逻辑电路
关断模式（模式0 ）
模式0用于掉电和复位设备。
当这两个模的信号被驱动到低电平状态的
PLL和引用都将被禁用，差分输入缓冲器
被切断，则差分输出缓冲器将被放置到一个高
阻抗状态， LVCMOS输出将被放置到一个高
阻抗状态和LVCMOS输入将被驱动为有效
内部平。此外，所有内部电路将被重置。该
的CKREF国家损失也使以保证PLL会
只有电是否有一个有效的CKREF信号。
在该装置的一个典型的应用程序模式的信号通常会
不改变状态以外的所希望的频率之间
范围和掉电模式。这允许系统级
省电功能，通过一个单一的金属丝为实现
SerDes的对。具有S1与S2的选择信号的
驱动到“逻辑0”的操作模式应当被硬连线到
GND 。 S1和S2的信号具有其操作模式
驱动到“逻辑1”，应该被连接到一个系统级
断电信号。
串行操作模式
串行配置在下面节中描述
系统蒸发散。基本的序列化电路的工作原理基本上是identi-
美云在这些模式下，但实际的数据和时钟流将
不同而有所不同，如果CKREF是一样的频闪显
最终还是不行。当指出， CKREF =频闪这个手段
该CKREF和STROBE信号具有相同的频
昆西操作，但可以或可以不是相一致。
当指出， CKREF不等于频闪然后
每个信号是不同的和CKREF必须在一个频运行
昆西足够高，以避免数据的条件的任何损失。 CKREF
决不是一个较低的频率比STROBE 。
序列化操作：（图1 ）
模式1 ，2或3
DIRI等于1
CKREF等于频闪
该PLL必须按顺序获得一个稳定的CKREF信号
实现之前锁定到发送的任何有效数据。该CKREF显
纳尔作为数据STROBE信号提供的数据可用于
可以在PLL锁相被忽略。
一旦PLL稳定并锁定该设备可以开始CAP-
自命序列化的数据。数据将在上升沿捕获
该STROBE信号，然后进行序列化。序列化的数据
流是同步的，同步地以一个发送源
位时钟嵌入单词边界。当经营
这种模式下，内部解串器电路被禁止，包括
串行时钟，串行数据输入缓冲器，所述双向paral-
LEL输出和CKP字时钟。该CKP字时钟会
驱动为高电平。
序列化操作：（图2 ）
DIRI等于1
CKREF不等于频闪
如果相同的信号不用于CKREF和STROBE ，然后
该CKREF信号必须在更高的频率比来运行
频闪速率，以便将数据正确地进行序列化。实际
串行传输率将维持在26倍CKREF频
昆西。零数据位的值将被发送时，没有有效的数据
模式
S2
数
0
1
0
0
0
2
1
1
3
1
1
S1 DIRI
0
1
1
0
0
1
1
x
1
0
1
0
1
0
描述
掉电模式
24位串行器
2MHz至5MHz的CKREF
24位解串器
24位串行器
5MHz至15MHz的CKREF
24位解串器
24位串行器
10MHz至20MHz的CKREF
24位解串器
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