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FIN224AC - 22位双向串行器/解串器
2008年5月
FIN224AC
22位双向串行器/解串器
特点
■
业内最小的22位串行器/解串器对
■
低功耗对电池寿命的影响降到最低
■
■
■
■
描述
该FIN224AC的μSerDes 是一款低功耗串行器/
解串器（ SERDES） ，可以帮助最大限度地降低成本
和传输宽信号路径的功率。通过
使用序列化，信号的数量转移
从一个点到另一个可显著降低。
典型的还原为4:1至6:1为单向路径。
对于双向操作，采用半双工多
源，因此能够达到信号还原接近
10： 1 。通过使用差分信号，屏蔽
和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也
提供噪声不敏感的信号，即可以将重要
承受无线电和电气噪声源。主要
降低功耗使影响最小
在电池续航超便携应用。这是可能
使用单一的PLL对于大多数应用，包括双
双向操作。
■
■
■
■
■
- 多种省电模式
100nA的待机模式， 5毫安典型的操作
条件
高卷起LVCMOS边沿速率选择，以满足
规范要求
电缆减少：25： 4或更大
差分信号：
在实验室条件下使用CTL时--90dBm EMI
-Minimized屏蔽
-Minimized EMI滤波器
- 最小敏感性外部干扰
多达22位的任一方向
电压转换为1.65V至3.6V
高ESD保护： > 15kV的HBM
并行I / O电源（V
DDP
）范围内， 1.65V - 3.6V
支持微控制器或RGB像素接口
FIN224AC到FIN24AC比较
■
截至功耗降低20 ％
■
双宽CKP脉冲对FIN224AC ，模式3
■
关于解串器输出的卷边率
应用
■
图像传感器
■
小型显示器
- 液晶显示器，手机，数码相机，便携式游戏机，
打印机，PDA，摄像机，汽车
FIN224AC ，对于单个显示应用
■
相同的电压范围
■
相同的引脚和封装
订购信息
订单
数
FIN224ACGFX
FIN224ACMLX
操作
温度
范围
-30至+ 70°C
-30至+ 70°C
包装说明
填料
法
42球超小型球栅阵列（ USS - BGA ）
磁带和卷轴
JEDEC MO- 195的3.5mm宽（慢LVCMOS边沿速率）
40终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220的6mm广场（慢LVCMOS边沿速率）
磁带和卷轴
所有标准飞兆半导体产品均符合RoHS标准，很多也是“绿色”或走向绿色。
飞兆半导体的“
德网络nition
“绿色” ，请访问http://www.fairchildsemi.com/company/green/rohs_green.html
的μSerDes
TM
是仙童半导体公司的商标。
2006仙童半导体公司
FIN224AC Rev.1.1.5
www.fairchildsemi.com
FIN224AC - 22位双向串行器/解串器
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
I / O类型
I / O
I
O
IN
IN
OUT
数
码头
20
2
2
1
1
1
信号说明
LVCMOS并行I / O ，方向由DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号
(1.)
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）+ ： DSO （I）的一对的正信号
DSO （ I） - ： DSO的负信号（ I）对
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI + ： CKSI对积极信号
CKSI- ： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO + ： CKSO对积极信号
CKSO- ： CKSO对负向信号
使用LVCMOS模式选择终端来选择频率范围
的反映， CKREF
使用LVCMOS控制输入来控制数据流的方向：
DIRI = “1”串行
DIRI = “0”的解串器
DIRI的LVCMOS控制输出反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
对于地面信号（ 2 μBGA ， 1 MLP ）
DSO + / DSI-
DSO- / DSI +
DIFF -I / O
2
CKSI +
CKSI-
DIFF -IN
2
CKSO +
CKSO-
S1
S2
DIRI
DIRO
V
DDP
V
DDS
V
DDA
GND
DIFF -OUT
2
IN
IN
IN
OUT
供应
供应
供应
供应
1
1
1
1
1
1
1
2
记
:
1. DSO / DSI串行端口引脚被配置为使得如果一个设备被旋转180度，相对于所述
其他设备，串行连接正确地对准，而不需要任何迹线或连接线的信号交叉。其他
布局方向可要求走线或交叉电缆。
2006仙童半导体公司
FIN224AC Rev.1.1.5
3
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FIN224AC - 22位双向串行器/解串器
连接图
32
频闪
DP[9]
DP[10]
DP[11]
DP[12]
V
DDP
CKP
DP[13]
DP[14]
DP[15]
DP[16]
31
CKREF
30
DIRO
29
CKSO +
28
CKSO-
27
DSO +
26
DSO-
25
CKSI-
24
CKSI +
23
DIRI
22
S2
21
V
DDS
40
DP[8]
39
DP[7]
38
DP[6]
37
DP[5]
36
DP[4]
35
DP[3]
16
34
DP[2]
17
1
2
3
4
5
6
7
8
9
10
12
13
14
15
18
19
20
11
图3.终端分配的μBGA
（ TOP VIEW ）
42 MBGA封装
3.5毫米X 4.5毫米
（ 0.5毫米Pitcth ）
（ TOP VIEW ）
DP[17]
DP[18]
DP[19]
DP[20]
DP[21]
DP[22]
DP[23]
DP[24]
S1
V
DDA
1
A
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
B
C
D
E
F
G
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
33
DP[1]
引脚分配
3
DP[5]
DP[6]
DP[8]
VDDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
VDDS
VDDA
DP[23]
5
DP[1]
频闪
CKSO +
CKSI +
S2
DP[24]
6
CKREF
DIRO
CKSO-
CKSI-
DIRI
S1
1
A
B
C
D
E
F
G
2
3
4
5
6
DSO- / DSI + DSO + / DSI-
图4.终端分配的μBGA
（ TOP VIEW ）
2006仙童半导体公司
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4
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FIN224AC - 22位双向串行器/解串器
控制逻辑电路
该FIN224AC必须被用作一个22位的能力seri-
串行化器或22位解串器。销S1和S2必须是
组来容纳时钟参考输入频率
范围内的序列化。表1示出了销编程
这些选项的基础上， S1和S2控制明
销。该DIRI引脚控制设备是否使用的是串行
izer或解串器。当DIRI为低电平时，
设备被配置为解串器。当DIRI销
被置为高电平，该设备被配置为使用的是串行
izer 。改变国家对DIRI信号反转
的I / O信号的方向并生成相对
在DIRO状态信号。对于单向操作
DIRI引脚应硬连接到高电平或者低电平状态
和DIRO引脚应悬空。对于双方向
tional操作中，主设备的DIRI被驱动
通过该系统和主的DIRO信号用于
以驱动所述从动装置的DIRI 。
周转功能
该器件通过，并通过反转信号DIRI
该设备异步到DIRO信号。关怀
必须由系统设计者，以确保没有
解串器输出之间发生争
在这个端口上的其他设备。最佳外设
设备驱动串行器应放入一个高
前DIRI信号阻抗状态被置位。
当使用专用的数据输出的设备变成从
解串器串行器，专用输出保持
在最后的逻辑值置为有效。只有这个值
变化，如果该装置被再次转头成
解串器，其值将被覆盖。
关断模式（模式0 ）
模式0用于掉电和复位
装置。当这两个模的信号被驱动到
低状态， PLL和引用是残疾人， differ-
无穷区间的输入缓冲器关闭，差动输出缓冲器
被置于高阻抗状态， LVCMOS输出
看跌期权被置于高阻抗状态， LVC-
MOS输入驱动为内部有效电平。
此外，所有内部电路复位。的损失
也启用CKREF状态，以确保在PLL只
通电时，如果有一个有效CKREF信号。
在一个典型的应用模式中，该装置的信号不
改变状态以外的所希望的频率之间
范围和掉电模式。这允许系
统级省电功能来实现
通过单根导线为一串行解串器对。 S1和S2 selec-
已营运模式驱动为化信号
“逻辑0 ” ，应连接至GND 。 S1和S2
具有其操作模式驱动到“逻辑信号
1“应该被连接到一个系统级掉电或
复位信号。
串行器/解串器与专用I / O变化
序列化和反序列化电路被设置为
24位。因为专用的输入和输出，
只有22位的数据序列化和反序列化。
DP [ 21时22 ]输入到串行器被发送到
DP [ 23:24 ]输出的解串器。
表1，控制逻辑电路
模式
数
0
1
S2
0
0
0
1
1
1
1
S1
0
1
1
0
0
1
1
DIRI
x
1
0
1
0
1
0
掉电模式
描述
22位串行器的2MHz至5MHz CKREF
22位解串器
22位串行5MHz至15MHz的CKREF
22位解串器
22位串行器10MHz至26MHz的CKREF （ 2分频串行数据）
22位解串器
2
3
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FIN224AC Rev.1.1.5
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FIN224AC的μSerDes 22位双向串行器/解串器
2006年11月
FIN224AC
的μSerDes
22位双向串行器/解串器
特点
■
业内最小的22位串行器/解串器对
■
低功耗对电池寿命的影响降到最低
■
■
■
■
FIN224AC到FIN24AC比较
■
截至功耗降低20 ％
■
双宽CKP脉冲对FIN224AC ，模式3
■
关于解串器输出的卷边率
■
■
■
■
■
■
- 多种省电模式
100nA的待机模式， 5毫安典型的操作
条件
高卷起LVCMOS边沿速率选择，以满足
规范要求
电缆减少：25： 4或更大
差分信号：
在实验室条件下使用CTL时--90dBm EMI
-Minimized屏蔽
-Minimized EMI滤波器
- 最小敏感性外部干扰
多达22位的任一方向
高达26MHz的并行接口操作
电压转换为1.65V至3.6V
高ESD保护： > 15kV的HBM
并行I / O电源（V
DDP
）范围内， 1.65V - 3.6V
支持微控制器或RGB像素接口
FIN224AC ，对于单个显示应用
■
相同的电压范围
■
相同的引脚和封装
概述
该FIN224AC的μSerDes 是一款低功耗串行器/
解串器（ SERDES） ，可以帮助最大限度地降低成本
和传输宽信号路径的功率。通过
使用序列化，信号的数量转移
从一个点到另一个可显著降低。
典型的还原为4:1至6:1为单向路径。
对于双向操作，采用半双工多
源，因此能够达到信号还原接近
10： 1 。通过使用差分信号，屏蔽
和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也
提供噪声不敏感的信号，即可以将重要
承受无线电和电气噪声源。主要
降低功耗使影响最小
在电池续航超便携应用。独特
单词边界的技术保证了实际的词
边界被识别时该数据被反序列化。这
保证每个字的正确对齐
通过独特的解串器上的一个字的字的基础
时钟和数据的序列，该序列没有重复实施
在字边界。也可以使用一个单一的PLL
对于大多数应用，包括双向操作。
应用
■
图像传感器
■
小型显示器
- 液晶显示器，手机，数码相机，便携式游戏机，
打印机，PDA，摄像机，汽车
订购信息
订单号
FIN224ACGFX
FIN224ACMLX
包
数
BGA042
MLP040
无铅
是的
是的
包装说明
42球超小型球栅阵列（ USS - BGA ）
JEDEC MO- 195的3.5mm宽（慢LVCMOS边沿速率）
40终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220的6mm广场（慢LVCMOS边沿速率）
根据JEDEC J- STD- 020B无铅封装。只有磁带和卷轴可用BGA和MLP封装。
的μSerDes
TM
是仙童半导体公司的商标。
2006仙童半导体公司
FIN224AC Rev.1.1.2
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FIN224AC的μSerDes 22位双向串行器/解串器
基本概念
LVCMOS
FIN224AC
串行器
CTL
4
FIN224AC
解串器
LVCMOS
22
22
图1.概念图
功能框图
PLL
字
边界
发电机
+
-
CKS0+
CKS0-
CKREF
频闪
0
cksint
I
注册
DP [ 21:22 ]
串行器
控制
串行器
+
-
oe
DSO + / DSI-
DSO- / DSI +
DP [ 1:20 ]
注册
注册
解串器
解串器
控制
cksint
+
-
+
-
100门控
终止
CKSI +
CKSI-
100
终止
DP [ 23:24 ]
CKP
WORD CK
发电机
控制逻辑
S1
S2
DIRI
掉电
控制
频率
控制
方向
控制
oe
DIRO
图2.框图
2006仙童半导体公司
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2
FIN224AC的μSerDes 22位双向串行器/解串器
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
DSO + / DSI-
DSO- / DSI +
I / O类型
I / O
I
O
IN
IN
OUT
DIFF -I / O
数
码头
20
2
2
1
1
1
2
信号说明
LVCMOS并行I / O ，方向由DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号
(1)
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）+ ： DSO （I）的一对的正信号
DSO （ I） - ： DSO的负信号（ I）对
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI + ： CKSI对积极信号
CKSI- ： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO + ： CKSO对积极信号
CKSO- ： CKSO对负向信号
使用LVCMOS模式选择终端来选择频率范围
的反映， CKREF
使用LVCMOS控制输入来控制数据流的方向：
DIRI = “1”串行
DIRI = “0”的解串器
DIRI的LVCMOS控制输出反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
对于地面信号（ 2 μBGA ， 1 MLP ）
CKSI +
CKSI-
DIFF -IN
2
CKSO +
CKSO-
DIFF -OUT
2
S1
S2
DIRI
IN
IN
IN
1
1
1
DIRO
V
DDP
V
DDS
V
DDA
GND
OUT
供应
供应
供应
供应
1
1
1
1
2
笔记
:
1. DSO / DSI串行端口引脚被配置为使得如果一个设备被旋转180度，相对于所述
其他设备，串行连接正确地对准，而不需要任何迹线或连接线的信号交叉。其他
布局方向可要求走线或交叉电缆。
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FIN224AC的μSerDes 22位双向串行器/解串器
连接图
32
频闪
DP[9]
DP[10]
DP[11]
DP[12]
V
DDP
CKP
DP[13]
DP[14]
DP[15]
DP[16]
31
CKREF
30
DIRO
29
CKSO +
28
CKSO-
27
DSO +
26
DSO-
25
CKSI-
24
CKSI +
23
DIRI
22
S2
21
V
DDS
40
DP[8]
39
DP[7]
38
DP[6]
37
DP[5]
36
DP[4]
35
DP[3]
16
34
DP[2]
17
1
2
3
4
5
6
7
8
9
10
12
13
14
15
18
19
20
11
图3.终端分配的μBGA
（ TOP VIEW ）
DP[17]
DP[18]
DP[19]
DP[20]
DP[21]
DP[22]
DP[23]
DP[24]
S1
V
DDA
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
33
DP[1]
引脚分配
3
DP[5]
DP[6]
DP[8]
VDDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
VDDS
VDDA
DP[23]
5
DP[1]
频闪
CKSO +
CKSI +
S2
DP[24]
6
CKREF
DIRO
CKSO-
CKSI-
DIRI
S1
DSO- / DSI + DSO + / DSI-
图4.终端分配的μBGA
（ TOP VIEW ）
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FIN224AC的μSerDes 22位双向串行器/解串器
控制逻辑电路
该FIN224AC必须被用作一个22位的能力seri-
串行化器或22位解串器。销S1和S2必须是
组来容纳时钟参考输入频率
范围内的序列化。表1示出了销编程
这些选项的基础上， S1和S2控制明
销。该DIRI引脚控制设备是否使用的是串行
izer或解串器。当DIRI为低电平时，
设备被配置为解串器。当DIRI销
被置为高电平，该设备被配置为使用的是串行
izer 。改变国家对DIRI信号反转
的I / O信号的方向并生成相对
在DIRO状态信号。对于单向操作
DIRI引脚应硬连接到高电平或者低电平状态
和DIRO引脚应悬空。对于双方向
tional操作中，主设备的DIRI被驱动
通过该系统和主的DIRO信号用于
以驱动所述从动装置的DIRI 。
周转功能
该器件通过，并通过反转信号DIRI
该设备异步到DIRO信号。关怀
必须由系统设计者，以确保没有
解串器输出之间发生争
在这个端口上的其他设备。最佳外设
设备驱动串行器应放入一个高
前DIRI信号阻抗状态被置位。
当使用专用的数据输出的设备变成从
解串器串行器，专用输出保持
在最后的逻辑值置为有效。只有这个值
变化，如果该装置被再次转头成
解串器，其值将被覆盖。
关断模式（模式0 ）
模式0用于掉电和复位
装置。当这两个模的信号被驱动到
低状态， PLL和引用是残疾人， differ-
无穷区间的输入缓冲器关闭，差动输出缓冲器
被置于高阻抗状态， LVCMOS输出
看跌期权被置于高阻抗状态， LVC-
MOS输入驱动为内部有效电平。
此外，所有内部电路复位。的损失
也启用CKREF状态，以确保在PLL只
通电时，如果有一个有效CKREF信号。
在一个典型的应用模式中，该装置的信号不
改变状态以外的所希望的频率之间
范围和掉电模式。这允许系
统级省电功能来实现
通过单根导线为一串行解串器对。 S1和S2 selec-
已营运模式驱动为化信号
“逻辑0 ” ，应连接至GND 。 S1和S2
具有其操作模式驱动到“逻辑信号
1“应该被连接到一个系统级掉电或
复位信号。
串行器/解串器与专用I / O变化
序列化和反序列化电路被设置为
24位。因为专用的输入和输出，
只有22位的数据是有史以来序列化或反序列化。
无论操作模式，串行器是
总是发送数据的24位加上2边界位和
解串器总是接收数据和2中的24位
字边界位。 23位和串行24
总是包含零值，并通过将被丢弃
解串器。 DP [ 21:22 ]输入串行器是dese-
[ 23:24 ]分别rialized为DP 。
表1，控制逻辑电路
模式
数
S2
S1
DIRI
0
1
2
3
0
0
0
1
1
1
1
0
1
1
0
0
1
1
x
1
0
1
0
1
0
掉电模式
描述
22位串行器的2MHz至5MHz CKREF
22位解串器
22位串行5MHz至15MHz的CKREF
22位解串器
22位串行器10MHz至26MHz的CKREF （ 2分频串行数据）
（注：需要RGB应用FIN224C ）
22位解串器
2006仙童半导体公司
FIN224AC Rev.1.1.2
www.fairchildsemi.com
5
FIN224AC的μSerDes 22位双向串行器/解串器
2006年9月
FIN224AC
的μSerDes
22位双向串行器/解串器
特点
■
业内最小的22位串行器/解串器对
■
低功耗对电池寿命的影响降到最低
■
■
■
■
FIN224AC到FIN24AC比较
■
截至功耗降低20 ％
■
双宽CKP脉冲对FIN224AC ，模式3
■
关于解串器输出的卷边率
■
■
■
■
■
■
- 多种省电模式
100nA的待机模式， 5毫安典型的操作
条件
高卷起LVCMOS边沿速率选择，以满足
规范要求
电缆减少：25： 4或更大
差分信号：
- -90dBm时， EMI在实验室条件下使用CTL
最小化屏蔽
最小化EMI滤波器
最小的易感性外部干扰
多达22位的任一方向
高达26MHz的并行接口操作
电压转换为1.65V至3.6V
高ESD保护： > 15kV的HBM
并行I / O电源（V
DDP
）范围内， 1.65V - 3.6V
支持微控制器或RGB像素接口
FIN224AC ，对于单个显示应用
■
相同的电压范围
■
相同的引脚和封装
概述
该FIN224AC的μSerDes 是一款低功耗串行器/
解串器（ SERDES） ，可以帮助最大限度地降低成本
和传输宽信号路径的功率。通过
使用序列化，信号的数量转移
从一个点到另一个可显著降低。
典型的还原为4:1至6:1为单向路径。
对于双向操作，采用半双工多
源，因此能够达到信号还原接近
10： 1 。通过使用差分信号，屏蔽
和EMI滤波器，也可以最小化，进一步降低了
序列化的成本。差动信令也
提供噪声不敏感的信号，即可以将重要
承受无线电和电气噪声源。主要
降低功耗使影响最小
在电池续航超便携应用。独特
单词边界的技术保证了实际的词
边界被识别时该数据被反序列化。这
保证每个字的正确对齐
通过独特的解串器上的一个字的字的基础
时钟和数据的序列，该序列没有重复实施
在字边界。也可以使用一个单一的PLL
对于大多数应用，包括双向操作。
应用
■
图像传感器
■
小型显示器
- 液晶显示器，手机，数码相机，便携式游戏机，
打印机，PDA，摄像机，汽车
订购信息
订单号
FIN224ACGFX
FIN224ACMLX
包
数
BGA042
MLP040
无铅
是的
是的
包装说明
42球超小型球栅阵列（ USS - BGA ）
JEDEC MO- 195的3.5mm宽（慢LVCMOS边沿速率）
40终端模塑无铅封装（ MLP ） ，四，
JEDEC MO- 220的6mm广场（慢LVCMOS边沿速率）
根据JEDEC J- STD- 020B无铅封装。只有磁带和卷轴可用BGA和MLP封装。
的μSerDes
TM
是仙童半导体公司的商标。
2006仙童半导体公司
FIN224AC版本1.0.7
1
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FIN224AC的μSerDes 22位双向串行器/解串器
基本概念
LVCMOS
FIN224AC
串行器
CTL
4
FIN224AC
解串器
LVCMOS
22
22
图1.概念图
功能框图
字
边界
发电机
+
-
CKS0+
CKS0-
CKREF
频闪
PLL
0
cksint
I
注册
DP [ 21:22 ]
串行器
控制
串行器
+
-
oe
DSO + / DSI-
DSO- / DSI +
DP [ 1:20 ]
注册
+
注册
解串器
解串器
控制
cksint
-
+
-
100门控
终止
CKSI +
CKSI-
100
终止
DP [ 23:24 ]
CKP
WORD CK
发电机
控制逻辑
S1
S2
DIRI
掉电
控制
频率
控制
方向
控制
oe
DIRO
图2.框图
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FIN224AC Rev.1.0.7
2
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FIN224AC的μSerDes 22位双向串行器/解串器
引脚说明
终奌站
名字
DP [ 1:20 ]
DP [ 21:22 ]
DP [ 23:24 ]
CKREF
频闪
CKP
DSO + / DSI-
DSO- / DSI +
I / O类型
I / O
I
O
IN
IN
OUT
DIFF -I / O
数
码头
20
2
2
1
1
1
2
信号说明
LVCMOS并行I / O ，方向由DIRI引脚控制
LVCMOS并行单向输入
单向LVCMOS并行输出
LVCMOS时钟输入和PLL参考
LVCMOS的选通脉冲信号，用于锁存数据转换成串行
LVCMOS字时钟输出
CTL差分串行I / O数据信号
(1)
DSO ：指输出信号对
DSI ：指输入信号对
DSO （I）+ ： DSO （I）的一对的正信号
DSO （ I） - ： DSO的负信号（ I）对
CTL差分解串器的输入位时钟
CKSI ：指信号对
CKSI + ： CKSI对积极信号
CKSI- ： CKSI对负向信号
CTL差分串行输出位时钟
CKSO ：指信号对
CKSO + ： CKSO对积极信号
CKSO- ： CKSO对负向信号
使用LVCMOS模式选择终端来选择频率范围
的反映， CKREF
使用LVCMOS控制输入来控制数据流的方向：
DIRI = “1”串行
DIRI = “0”的解串器
DIRI的LVCMOS控制输出反转
电源的并行I / O和转换电路
电源为核心和串行I / O的
电源的模拟PLL电路
对于地面信号（ 2 μBGA ， 1 MLP ）
CKSI +
CKSI-
DIFF -IN
2
CKSO +
CKSO-
DIFF -OUT
2
S1
S2
DIRI
IN
IN
IN
1
1
1
DIRO
V
DDP
V
DDS
V
DDA
GND
OUT
供应
供应
供应
供应
1
1
1
1
2
笔记
:
1. DSO / DSI串行端口引脚被配置为使得如果一个设备被旋转180度，相对于所述
其他设备，串行连接正确地对准，而不需要任何迹线或连接线的信号交叉。其他
布局方向可要求走线或交叉电缆。
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FIN224AC Rev.1.0.7
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FIN224AC的μSerDes 22位双向串行器/解串器
连接图
32
频闪
19
DP[9]
DP[10]
DP[11]
DP[12]
V
DDP
CKP
DP[13]
DP[14]
DP[15]
DP[16]
31
CKREF
30
DIRO
29
CKSO +
28
CDSO-
27
DSO +
26
DSO-
25
CKSI-
24
CKSI +
23
DIRI
22
S2
21
V
DDS
40
DP[8]
39
DP[7]
38
DP[6]
37
DP[5]
36
DP[4]
35
DP[3]
16
34
DP[2]
17
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
18
20
图3.终端分配的μBGA
（ TOP VIEW ）
DP[17]
DP[18]
DP[19]
DP[20]
DP[21]
DP[22]
DP[23]
DP[24]
S1
V
DDA
1
A
B
C
D
E
F
J
DP[9]
DP[11]
CKP
DP[13]
DP[15]
DP[17]
DP[19]
2
DP[7]
DP[10]
DP[12]
DP[14]
DP[16]
DP[18]
DP[20]
33
DP[1]
引脚分配
3
DP[5]
DP[6]
DP[8]
VDDP
GND
DP[21]
DP[22]
4
DP[3]
DP[2]
DP[4]
GND
VDDS
VDDA
DP[23]
5
DP[1]
频闪
CKSO +
CKSI +
S2
DP[24]
6
CKREF
DIRO
CKSO-
CKSI-
DIRI
S1
DSO- / DSI + DSO + / DSI-
图4.终端分配的μBGA
（ TOP VIEW ）
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FIN224AC的μSerDes 22位双向串行器/解串器
控制逻辑电路
该FIN224AC必须被用作一个22位的能力seri-
串行化器或22位解串器。销S1和S2必须是
组来容纳时钟参考输入频率
范围内的序列化。表1示出了销编程
这些选项的基础上， S1和S2控制明
销。该DIRI引脚控制设备是否使用的是串行
izer或解串器。当DIRI为低电平时，
设备被配置为解串器。当DIRI销
被置为高电平，该设备被配置为使用的是串行
izer 。改变国家对DIRI信号反转
的I / O信号的方向并生成相对
在DIRO状态信号。对于单向操作
DIRI引脚应硬连接到高电平或者低电平状态
和DIRO引脚应悬空。对于双方向
tional操作中，主设备的DIRI被驱动
通过该系统和主的DIRO信号用于
以驱动所述从动装置的DIRI 。
周转功能
该器件通过，并通过反转信号DIRI
该设备异步到DIRO信号。关怀
必须由系统设计者，以确保没有
解串器输出之间发生争
在这个端口上的其他设备。最佳外设
设备驱动串行器应放入一个高
前DIRI信号阻抗状态被置位。
当使用专用的数据输出的设备变成从
解串器串行器，专用输出保持
在最后的逻辑值置为有效。只有这个值
变化，如果该装置被再次转头成
解串器，其值将被覆盖。
关断模式（模式0 ）
模式0用于掉电和复位
装置。当这两个模的信号被驱动到
低状态， PLL和引用是残疾人， differ-
无穷区间的输入缓冲器关闭，差动输出缓冲器
被置于高阻抗状态， LVCMOS输出
看跌期权被置于高阻抗状态， LVC-
MOS输入驱动为内部有效电平。
此外，所有内部电路复位。的损失
也启用CKREF状态，以确保在PLL只
通电时，如果有一个有效CKREF信号。
在一个典型的应用模式中，该装置的信号不
改变状态以外的所希望的频率之间
范围和掉电模式。这允许系
统级省电功能来实现
通过单根导线为一串行解串器对。 S1和S2 selec-
已营运模式驱动为化信号
“逻辑0 ” ，应连接至GND 。 S1和S2
具有其操作模式驱动到“逻辑信号
1“应该被连接到一个系统级掉电或
复位信号。
串行器/解串器与专用I / O变化
序列化和反序列化电路被设置为
24位。因为专用的输入和输出，
只有22位的数据是有史以来序列化或反序列化。
无论操作模式，串行器是
总是发送数据的24位加上2边界位和
解串器总是接收数据和2中的24位
字边界位。 23位和串行24
总是包含零值，并通过将被丢弃
解串器。 DP [ 21:22 ]输入串行器是dese-
[ 23:24 ]分别rialized为DP 。
表1，控制逻辑电路
模式
数
S2
S1
DIRI
0
1
2
3
0
0
0
1
1
1
1
0
1
1
0
0
1
1
x
1
0
1
0
1
0
掉电模式
描述
22位串行器的2MHz至5MHz CKREF
22位解串器
22位串行5MHz至15MHz的CKREF
22位解串器
22位串行器10MHz至26MHz的CKREF （ 2分频串行数据）
（注：需要RGB应用FIN224C ）
22位串行器
2006仙童半导体公司
FIN224AC版本1.0.7
5
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QQ：2881677436 复制
