FIN1217 FIN1218 FIN1215 FIN1216 LVDS 21位串行器/解串行器
2003年10月
修订后的2005年3月
FIN1217 FIN1218
FIN1215 FIN1216
LVDS 21位串行器/解串行器
概述
该FIN1217和FIN1215改造21位宽的并行
LVTTL （低电压TTL）数据转换为串行3 LVDS（低
电压差分信号）数据流。一个相位
锁定发送时钟平行于数据传输的
流过一个单独的LVDS链路。发送的每个周期
时钟输入LVTTL数据的21位进行采样和传输
mitted 。
该FIN1218和FIN1216接收并转换成串行3
LVDS数据流返回到LVTTL数据的21位。参考
表1为串行器和脱离矩阵汇总
可序列化。为FIN1217 ，在一个发送时钟
85兆赫的频率，LVTTL数据的21位数据被传输
以每LVDS通道595 Mbps的速率。
这些芯片组是一个理想的解决方案，以解决EMI和电缆
与宽和高速的TTL相关尺寸的问题
接口。
特点
s
低功耗
s
20 MHz至85 MHz的移位时钟支持
s
对接收机的时钟输出占空比为50％
s
r
各地1.2V 1V共模范围
s
窄总线减少了线缆的尺寸和成本
s
高吞吐量（高达1.785 Gbps的吞吐量）
s
每通道高达595 Mbps的
s
内部PLL ，无需外部元件
s
兼容的TIA / EIA -644规范
s
器件采用48引脚TSSOP封装
订购代码：
订单号
FIN1215MTD
FIN1215MTDX_NL
（注1 ）
FIN1216MTD
FIN1216MTDX_NL
（注1 ）
FIN1217MTD
FIN1218MTD
包
数
MTD48
MTD48
MTD48
MTD48
MTD48
MTD48
包装说明
48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
无铅48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米
WIDE
48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
无铅48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米
WIDE
48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
48引脚超薄紧缩小型封装（ TSSOP ） ， JEDEC MO- 153 ， 6.1毫米宽
在磁带和卷轴可用的设备也。通过附加后缀字母“X”的订货代码指定。
注1 ：
“ _NL ”表示无铅封装（每JEDEC J- STD- 020B ） 。设备只在磁带和卷轴可用。
2005仙童半导体公司
DS500876
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FIN1217 FIN1218 FIN1215 FIN1216
表1串行器/解串行器芯片矩阵
部分
FIN1217
FIN1218
FIN1215
FIN1216
CLK频率
85
85
66
66
21
3
3
21
LVTTL IN
21
LVDS输出
3
3
21
LVDS IN
LVTTL输出
包
48 TSSOP
48 TSSOP
48 TSSOP
48 TSSOP
方框图
对于FIN1217和FIN1215发射功能框图
对于FIN1218和FIN1216接收功能框图
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FIN1217 FIN1218 FIN1215 FIN1216
变送器
引脚说明
引脚名称
TXIN
TXCLKIN
TXOUT
TXOUT
TXCLKOUT
TXCLKOUT
PWRDN
PLL V
CC
PLL GND
LVDS V
CC
LVDS GND
V
CC
GND
NC
引脚的I / O类型号码
I
I
O
O
O
O
I
I
I
I
I
I
I
21
1
3
3
1
1
1
1
2
1
3
4
5
信号说明
LVTTL电平输入
LVTTL电平时钟输入
上升沿为数据选通信号。
正LVDS差分数据输出
负LVDS差分数据输出
正LVDS差分时钟输出
负LVDS差分时钟输出
LVTTL电平关断输入
断言（ LOW ）使输出处于高阻状态。
电源引脚PLL
接地引脚的PLL
电源引脚LVDS输出
接地引脚为LVDS输出
电源引脚为LVTTL输入
接地引脚为LVTTL输入
无连接
接线图
FIN1217和FIN1215 （ 21 ： 3发射器）
引脚分配为TSSOP
3
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FIN1217 FIN1218 FIN1215 FIN1216
接收机
引脚说明
引脚名称
RXIN
RXIN
RxCLKIN
RxCLKIN
RXOUT
RxCLKOUT
PWRDN
PLL V
CC
PLL GND
LVDS V
CC
LVDS GND
V
CC
GND
NC
I / O类型
I
I
I
I
O
O
I
I
I
I
I
I
I
数
of
引脚
3
3
1
1
21
1
1
1
2
1
3
4
5
信号说明
负LVDS差分数据输入
正LVDS差分数据输入
负LVDS差分时钟输入
正LVDS差分时钟输入
LVTTL电平数据输出
对于PWRDN低变高
LVTTL时钟输出
LVTTL电平输入
请参阅发射器和接收器上电和掉电操作真值表
电源引脚PLL
接地引脚的PLL
电源引脚LVDS输入
接地引脚用于LVDS输入
电源为LVTTL输出
接地引脚为LVTTL输出
无连接
接线图
FIN1218和FIN1216 （ 3:21接收器）
引脚分配为TSSOP
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FIN1217 FIN1218 FIN1215 FIN1216
真值表
发射器真值表
输入
TXIN
活跃
活跃
F
F
X
H亮逻辑电平
l低逻辑电平
x无关
Z高阻抗
F浮点
注2 ：
发射器或接收器的输出将保持在高阻抗状态，直到V
CC
达到2V 。
注3 ：
TXCLKOUT
r
当该部分被加电将稳定在一个自由运行频率， PWRDN为HIGH和TXCLKIN是一个稳定的逻辑电平（L / H / Z） 。
输出
PWRDN （注2）
H
H
H
H
L
TXOUT
r
L / H
L / H
L
L
Z
TXCLKOUT
r
L / H
X（注3）
L / H
X（注3）
Z
TXCLKIN
活跃
L / H / Z
活跃
F
X
接收器真值表
输入
RXIN
r
活跃
活跃
F（注5 ）
F（注5 ）
X
H亮逻辑电平
l低逻辑电平
P最后有效状态
x无关
Z高阻抗
F保险条件
注4 ：
发射器或接收器的输出将保持在高阻抗状态，直到V
CC
达到2V 。
注5 ：
保险条件被定义为输入被终止，并且未驱动（Z）或短路或开路。
注6 ：
如果RxCLKIn
r
先于RXIN除去
r
数据被删除， RXOUT将是最后一个有效的状态。如果RXIN
r
数据先于RxCLKIn除去
r
存在
除去RXOUT将高电平。
输出
PWRDN （注4 ）
H
H
H
H
L
RXOUT
L / H
P
H
P（注6 ）
L
RxCLKOUT
L / H
H
L / H
H
H
RxCLKIN
r
活跃
F（注5 ）
活跃
F（注5 ）
X
5
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