a
特点
5 V单电源
333 kSPS的吞吐速率/ 2 LSB DNL -A级
285 kSPS的吞吐速率/ 1 LSB DNL -K级
一& K级保证，以125℃ / 238 kSPS时
吞吐率
伪差分输入两个输入范围
系统和自校准用的自动校准
上电
读取校准数据/写功能
低功耗： 60 mW的典型值
掉电模式： 5 W典型功耗
灵活的串行接口：
8051 / SPI / QSPI / P兼容
24引脚DIP ， SOIC和SSOP封装
应用
数字信号处理
语音识别与合成
频谱分析
DSP伺服控制
仪表和控制系统
高速调制解调器
汽车
概述
AIN（+ ）
T / H
AIN（ - ）
14位333 kSPS时
串行A / D转换器
AD7851
功能框图
AV
DD
AGND
AGND
DV
DD
AD7851
4.096 V
参考
DGND
REF
IN
/
REF
OUT
BUF
COMP
AMODE
C
REF1
收费
再分配
DAC
CLKIN
SAR ADC +
控制
CONVST
忙
睡觉
C
REF2
校准
内存
和控制器
CAL
串行接口/控制寄存器
SM1
SM2
SYNC
DIN
DOUT SCLK极性
产品亮点
该AD7851是一款高速， 14位ADC，从
采用5 V单电源供电。该ADC的权力，与一组
默认条件下，此时它可以作为一个读操作
只有ADC。两款ADC都含有自校准和系统 -
校准选项，可确保操作精度不受时间和
温度，并具有许多用于低省电选项
电源应用。
在AD7851能够333 kHz的吞吐速率。输入
跟踪和保持收购了0.33的信号
s
并配有
伪差分采样方案。该AD7851有
增加的两个输入电压范围（0V至V的优势
REF ，
和
–V
REF
/ 2到+ V
REF
/ 2为中心V
REF
/ 2）。输入信号范围
是V
DD
和器件能够转换满功率信号的
到20MHz 。
CMOS结构确保了低功耗（ 60 mW的典型值）
具有掉电模式（ 5
W
典型值）。该器件可在24-
引脚， 0.3英寸宽的双列直插式封装（ DIP ） ， 24引脚小
外形（ SOIC ）和24引脚小外形收缩（ SSOP ）封装。
*专利
正在申请中。
参见第35页的数据表的索引。
1.
2.
3.
4.
5.
5 V单电源。
操作参考电压为4 V至
DD
.
模拟输入范围为0 V至V
DD
.
系统和自校准，包括掉电模式。
通用的串行I / O端口。
REV 。一
信息ADI公司提供的被认为是准确和
可靠的。但是，没有责任承担由Analog Devices其
使用，也不对第三方专利或其他权利的任何侵犯
这可能是由于它的使用。没有获发牌照以暗示或
否则，在ADI公司的任何专利或专利权。
ADI公司， 1996年
一个技术的方式， P.O. 9106箱，诺伍德，MA 02062-9106 ， U.S.A.
联系电话： 617 / 329-4700
传真： 617 / 326-8703
AD7851–SPECIFICATIONS
238千赫; （ AV = DV = + 5.0V
DD
DD
A级：F
CLKIN
= 7兆赫（ -40°C至+ 85°C ），F
样品
= 333千赫; 等级：F
CLKIN
= 6兆赫
（ 0℃至+ 85℃ ），F
样品
= 285千赫;一个和K等级：F
CLKIN
= 5兆赫（ + 125 ℃） ，女
样品
=
5%,
REF
IN
/ REF
OUT
= 4.096 V外部基准电压; SLEEP
=逻辑高电平;牛逼
A
= T
民
给T
最大
中，除非另有说明）
A
1
77
–86
–87
–86
–86
20
14
±
2
±
2
±
10
±
10
±
10
±
1
K
1
78
–86
–87
–90
–90
20
14
±
1
±
1
±
10
±
10
±
10
±
1
单位
分贝分钟
最大分贝
最大分贝
dB典型值
dB典型值
兆赫（典型值）
位
LSB（最大值）
LSB（最大值）
LSB（最大值）
LSB（最大值）
LSB （典型值）
LSB （典型值）
伏
伏
A
最大
pF的典型值
V最小/最大
千欧（典型值）
V最小/最大
PPM /°C的典型值
V分钟
V最大
A
最大
pF的最大
V分钟
V最大
A
最大
pF的最大
从1.2伏官能
电阻连接到内部参考节点
测试条件/评论
通常，信噪比为79.5分贝
V
IN
= 10 kHz的正弦波，女
样品
= 333千赫
V
IN
= 10 kHz的正弦波，女
样品
= 333千赫，
典型的-96分贝
V
IN
= 10千赫，女
样品
= 333千赫
FA = 9.983千赫， FB = 10.05千赫，女
样品
= 333千赫
FA = 9.983千赫， FB = 10.05千赫，女
样品
= 333千赫
@ 3分贝
1, 2
参数
动态性能
信号与噪声+失真比
3
（SNR）的
总谐波失真（ THD ）
峰值谐波或杂散噪声
互调失真（ IMD ）
二阶条款
三阶条款
全功率带宽
DC精度
决议
积分非线性
微分非线性
单极性偏移误差
正满量程误差
负满量程误差
双极性零误差
模拟量输入
输入电压范围
保证无漏码到14位
评论： “调整偏移校准
校准寄存器“部分”中的“注册
数据表中。
0 V至V
REF
0 V至V
REF
±
V
REF
/2
±
1
20
4/V
DD
150
3.696/4.496
50
V
DD
– 1.0
0.4
±
10
10
±
V
REF
/2
±
1
20
4/V
DD
150
3.696/4.496
50
V
DD
– 1.0
0.4
±
10
10
即，AlN （+） - AIN（ - ）= 0 V至V
REF
， AIN （ - ）可
偏了，但AIN （ + ）不能低于AIN （ - ） 。
即，AlN （+） - AIN（ - ） = -V
REF
/ 2到+ V
REF
/ 2 ，AlN （ - ）
应该有偏见和AIN （ + ）可以去以下
AIN （ - ），但不能低于0 V.
漏电流
输入电容
参考输入/输出
REF
IN
输入电压范围
输入阻抗
REF
OUT
输出电压
REF
OUT
温度系数
逻辑输入
输入高电压，V
INH
输入低电压，V
INL
输入电流I
IN
输入电容，C
IN5
逻辑输出
输出高电压，V
OH
输出低电压，V
OL
浮态泄漏电流
浮态输出电容
5
输出编码
转化率
转换时间
转换+ T / H采集时间
V
IN
= 0 V或V
DD
V
DD
– 0.4
V
DD
– 0.4
0.4
0.4
±
10
±
10
10
10
直（自然科学）二进制
二进制补码
2.78
3.0
3.25
3.5
I
来源
= 200
A
I
SINK
- 0.8毫安
单极性输入范围
双极性输入范围
s
最大
s
最大
19.5 CLKIN周期
21 CLKIN周期吞吐速率
–2–
REV 。一
AD7851
参数
电源性能
AV
DD,
DV
DD
I
DD
普通模式
5
睡眠模式
6
随着外部时钟上
A
1
+4.75/+5.25
17
K
1
+4.75/+5.25
17
单位
V最小/最大
最大mA
A
典型值
A
典型值
A
最大
A
典型值
毫瓦MAX
W
典型值
W
最大
V MAX / MIN
V MAX / MIN
AV
DD
DV
DD
= 4.75 V至5.25 V典型
12毫安。
完全掉电。电源管理位
在控制寄存器设置为PMGT1 = 1 ， PMGT0 = 0 。
局部断电。电源管理位
控制寄存器设定为PMGT1 = 1， PMGT0 = 1 。
通常情况下1
A.
完全掉电。动力
管理位控制寄存器设置为
PMGT1 = 1， PMGT0 = 0 。
局部断电。电源管理位
控制寄存器设定为PMGT1 = 1， PMGT0 = 1 。
V
DD
= 5.25 V ：通常情况下63毫瓦;
睡觉
= V
DD
.
V
DD
= 5.25 V;
睡觉
= 0 V
V
DD
= 5.25 V ;通常情况5.25
W;
睡觉
= 0 V
允许的偏移电压量程标定
许满量程电压范围为Calibratio
n
测试条件/评论
20
600
20
600
10
随着外部时钟关闭
10
300
正常模式功耗
休眠模式下功耗
随着外部时钟上
随着外部时钟关闭
系统校准
偏移校准跨度
7
增益校准跨度
7
89.25
105
52.5
300
89.25
105
52.5
+0.05
×
V
REF
/–0.05
×
V
REF
+1.025
×
V
REF
/–0.975
×
V
REF
笔记
1
温度范围如下：A版本， -40 ° C至+ 125°C ; K版， 0 ° C至+ 125°C 。
2
校准后的规格适用。
3
SNR计算包含失真和噪声分量。
4
样品测试@ + 25°C ，以确保合规性。
5
所有数字输入@ DGND除
CONVST ，睡眠， CAL ，
和
SYNC
@ DV
DD
。在数字输出无负载。模拟输入@ AGND 。
6
CLKIN @ DGND时，外部时钟关闭。所有数字输入@ DGND除
CONVST ，睡眠， CAL ，
和
SYNC
@ DV
DD
。在数字输出无负载。
模拟输入@ AGND 。
7
偏移和增益校准跨度定义为偏移和增益误差的AD7851可以校准的范围。还请注意，这些电压的跨度和是
不是绝对的电压（即允许系统失调电压为系统偏移误差提出了在AIN （ + ），以调整出将AIN （ - ）
±
0.05
×
V
REF
和
（ - ） AIN （ + ）和AIN之间施加允许系统满量程电压，系统满量程电压误差进行调整出来将是V
REF
±
0.025
×
V
REF
） 。这是
更详细的数据表的校准部分解释。
特定网络阳离子如有更改，恕不另行通知。
REV 。一
–3–
AD7851
时序特定网络阳离子
1
（ AV
参数
f
CLKIN2
f
SCLK3
t
1 4
t
2
t
兑换
t
3
t
4
t
5 5
t
5A5
t
6 5
t
7
t
8
t
9 6
t
106
t
11
t
11A
t
127
t
13
t
148
t
15
t
16
t
CAL9
t
CAL19
t
CAL29
t
延迟
500
7
10
f
CLK IN
100
50
3.25
–0.4 t
SCLK
±
0.4 t
SCLK
0.6 t
SCLK
30
30
45
30
20
0.4 t
SCLK
0.4 t
SCLK
30
30/0.4 t
SCLK
50
50
90
50
2.5 t
CLKIN
2.5 t
CLKIN
41.7
37.04
4.63
65
DD
=
DV
DD
= +5.0 V
单位
千赫分钟
兆赫最大
兆赫最大
兆赫最大
ns（最小值）
ns（最大值）
s
最大
ns（最小值）
ns的最小/最大
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns的最小/最大
ns（最大值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最大值）
毫秒（典型值）
毫秒（典型值）
毫秒（典型值）
ns（最大值）
5%; f
CLKIN
= 6兆赫，T
A
= T
民
给T
最大
中，除非另有说明）
描述
主时钟频率
接口模式1 ， 2 ， 3 （外部串行时钟）
接口模式4,5 （内部串行时钟）
CONVST
脉冲宽度
CONVST ↓
忙↑传播延迟
转换时间= 20吨
CLKIN
同步？
到SCLK ↓建立时间（非连续的SCLK输入）
同步？
到SCLK ↓建立时间（连续输入SCLK ）
同步？
到SCLK ↓建立时间。接口模式4只
从延迟
同步？
直到DOUT三州残疾人
从延迟
同步？
直到DIN三态禁用
数据访问时间SCLK ↓后
数据建立时间之前SCLK ↑
数据有效到SCLK保持时间
SCLK高脉冲宽度（接口模式4和5）
SCLK低电平脉冲宽度（接口模式4和5）
SCLK ↑到
同步？
保持时间（非连续SCLK ）
（连续SCLK ）并不适用于接口模式3
SCLK ↑到
同步？
保持时间
从延迟
同步？
直到DOUT三态启用
延迟从SCLK ↑到DIN被配置为输出
延迟从SCLK ↑到DIN被配置为输入
CAL ↑
忙↑延迟
CONVST ↓
忙↑延迟校准序列
全自校准时间，主时钟依赖（ 250026
t
CLKIN
)
内部DAC Plus系统满量程校准时间，主时钟
依赖（ 222228吨
CLKIN
)
系统失调校准时间，主时钟依赖
(27798 t
CLKIN
)
从CLK延迟到SCLK
在T限制
民
, T
最大
A，K
笔记
引用SCLK ↑ （上升）或SCLK ↓ （下降）边在这里说明与极性引脚为高电平。对于引脚极性低则相反边缘
SCLK将适用。
1
在+ 25 ° C样品测试，以确保合规性。所有输入信号均指定tR = tF = 5 ns的10％的规定（ 90 ％V的
DD
），并定时从1.6V见的电压电平
表X和时序图的不同接口模式和校准。
2
马克/空间比主时钟输入为40/60至60/40 。
3
对于接口模式1 ， 2 ， 3 SCLK最高频率为10兆赫。对于接口模式4和5在SCLK为输出与频率为f
CLKIN
.
4
该
CONVST
脉冲宽度将在这里仅适用于正常操作。当器件处于关断模式下，不同的
CONVST
脉冲宽度将适用（见电源 -
下节） 。
5
测得的与图1的负载电路并且被定义为所需的输出时间跨越0.8V或2.4V。
6
自时钟模式（接口模式4 ， 5 ）的名义SCLK高电平和低电平时间将0.5吨
SCLK
= 0.5 t
CLKIN
.
7
t
12
从采取的数据输出改变0.5 V的测量时间衍生当载有图1中的电路测量的数目，然后外推
背面去除的充电或放电的50 pF电容的影响。这意味着该时间t
12
在时序特性所是真正的总线释放
的部分和的时间是独立的总线负载的。
8
t
14
当装载有图1的电路所测得的数，然后外推导出形式采取的数据输出改变0.5 V的测量时间
背面去除的充电或放电的50 pF电容的影响。这意味着，在定时特性引述的时间是该部分中的真实延迟
关闭输出驱动器和配置DIN线作为输入。一旦这段时间过去之后，用户可以驱动DIN线明知总线冲突会
不会发生。
9
为校准时间指定的典型时间为6MHz的主时钟。
特定网络阳离子如有更改，恕不另行通知。
–4–
REV 。一
AD7851
典型时序图
图2和图3显示了典型的读出和写入的时序图。
图2示出的转换中在 - 之后的读出和写入
terface模式2和3要达到的最大采样速率
285千赫的接口模式2和3 ，读，写绝
在转换过程中进行。图3示出的时序dia-
克为接口模式4和5的285 kHz的采样率。
至少330 ns的采样时间必须被允许（从时间
对忙碌的一个上升沿下降沿
CONVST ）
之前的下一个转换开始，以确保部分是
结算到14位的水平。如果用户不希望提供
该
CONVST
信号，转换可以在软件启动
通过写入控制寄存器。
1.6mA
I
OL
TO
产量
针
+2.1V
C
L
50pF
200A
I
OH
图1.负载电路的数字输出定时
特定网络阳离子
极性PIN逻辑高
t
1
CONVST
（I / P）的
t
兑换
= 3.25μs MAX ，T
1
= 100ns的MIN ，
t
5
= 30ns的最大值，T
7
= 30ns的MIN
t
2
BUSY （O / P）
t
兑换
SYNC
（I / P）的
t
3
SCLK （I / P）的
1
5
t
9
6
16
t
11
t
5
t
6
DOUT （O / P）
3-STATE
DB15
t
10
t
6
DB11
DB0
t
12
3-STATE
t
7
t
8
DIN（ I / P）
DB15
DB11
DB0
图2. AD7851时序图（典型的读写操作的接口模式2 ， 3 ）
极性PIN逻辑高
t
兑换
= 3.25μs MAX ，T
1
= 100ns的MIN ，
t
5
= 30ns的最大值，T
7
= 30ns的MIN
t
1
CONVST
（I / P）的
t
2
BUSY （O / P）
t
兑换
SYNC （O / P）
t
4
SCLK （O / P）
1
5
t
9
6
16
t
11
t
5
t
6
DOUT （O / P）
3-STATE
DB15
DB11
t
10
t
12
DB0
3-STATE
t
7
t
8
DIN（ I / P）
DB15
DB11
DB0
图3. AD7851时序图（典型的读写操作的接口模式4 ， 5 ）
REV 。一
–5–
QQ：2880707522 复制
