EV1380
8A同步高度集成DC-DC
DDR2/3/QDR
TM
存储器终端
功耗SoC
描述
该EV1380是在一个芯片电源系统
（ PowerSoC ） DC在一个68引脚QFN封装DC转换器
即对于DDR2 ， DDR3和QDR优化
TM
VTT应用。它需要一个电源
（ AVIN ），用于在控制器和从操作
输入电压（ VDDQ ） 。它提供了一个紧密
规范和非常稳定的输出电压（ VTT ）
跟踪VDDQ而下沉和采购
到的输出电流8A 。 Enpirion公司的综合
电感器技术显著有助于减少
噪音，并提供了一个高效率的解决方案
VTT的应用具有非常低的外部
元件数量。
先进的电路技术，优化切换
频率，以及非常先进的，高密度，
集成电路和专用电感
技术提供高品质，超小型，
非隔离DC - DC转换。
完整的电源转换器解决方案增强
通过提供大大简化了电路板的生产力
设计，布局和制造要求。
R1 0402
RFS 0402
RA 0402
CA 0402
RB 0402
特点
高效率，高达94％ 。
输出电压跟踪VDDQ的+/- 1％
标称1.5MHz的工作频率与
同步至一个外部时钟的能力
源或作为主要来源。
可编程软启动时间。软关机。
并行主/从配置
操作。
热关断，过流，短路，
和欠压保护。
符合RoHS标准， MSL等级3 ， 260℃回流。
应用
总线终端： DDR2 ， DDR3 ， & QDR
内存
肖特基
V
DDQ
C
IN
V
CNTRL
SW
VDDQ
VOUT
V
TT
R
1
C
A
R
A
R
PD
C
OUT
R
C
EV1380
启用
AVIN
保护地
VREF
VFB
保护地
AGND
FQADJ
R
D
C
SS
R
B
C
AVIN
R
FS
EV1380QI
图2 ：典型应用电路图（V
DDQ
为
内存核心电压; V
TT
是存储器终端
电压跟踪V
DDQ
)
输出电容
采用100uF / 1206
输出电容
采用100uF / 1206
输出电容
采用100uF / 1206
输入帽
47uF的电解/ 0805
输入帽
47uF的电解/ 0805
图1 ： EV1380总体解决方案尺寸 200毫米
2
（不
刻度）。不显示背面侧部件。
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EV1380数据手册版本A
订购信息
产品型号
EV1380QI
EV1380QI-E
温度额定值
(°C)
包
-40至+85
68引脚QFN T&R
QFN评估板
引脚分配（顶视图）
VDDQOK
启用
VSENSE
数控（SW）
数控（SW）
EAOUT
AGND1
FQADJ
EN_PB
S_OUT
保护地
34
49
AVIN1
VREF
POK
VFB
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
32
15
16
67
68
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
VOUT
VOUT
VOUT
VOUT
VOUT
VOUT
VOUT
VOUT
VOUT
SW
SW
保护地
保护地
保护地
保护地
保护地
图3 ：引脚输出图（俯视图）
注： NC引脚不被电连接到彼此
或任何外部信号，地面，或电压。但是，他们必须
被焊接到PCB上。如果不遵守这一准则，可能会导致
部分故障或损坏。
引脚说明
针
1-15, 25,
46-47,
64-68
16-24
26-27
28-34
35-43
名字
NC
VOUT
SW
保护地
VDDQ
功能
无连接：这些引脚必须焊接到印刷电路板，但没有电气连接
对于彼此或与任何外部信号，电压或接地。这些引脚可
内部连接。不遵守此准则，可能会导致设备损坏。
稳压器的输出。连接到负载，并把输出滤波电容器（多个）
与这些引脚和GND引脚28-31 。
这些引脚被内部连接到内部的公共交换节点
的MOSFET。需要一个肖特基二极管的阳极被连接到这些引脚。该
需要的二极管的阴极被连接到VDDQ 。
输入/输出电源地。这些引脚连接到输入的接地电极
和输出滤波电容。看到VOUT和PVIN说明更多细节。
在DDR应用程序的输入，该引脚为DDR核心电压。这是输入
电源到电源系将通过分割成两部分，以产生输出
电压施加到该引脚的输入电压轨。将输入滤波器
与这些引脚和GND引脚32-34电容（ S） 。
地为栅极驱动器供电。连接到接地平面与通过。
模拟输入电压为所述控制器电路。这些引脚需要是
分别连接到3.3V的输入电源。与去耦电容，以AGND1 。
数字输入。依赖于M / S引脚，这个引脚接受一个输入时钟相位
锁定内部的开关频率或从另一Enpirion公司设备S_OUT信号。
离开这个引脚如果不使用浮动。
44
45, 52
48
AGND2
AVIN2,
AVIN1
S_IN
Enpirion公司
2010保留所有权利， E&OE
2
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保护地
NC
NC
33
50
M / S
NC
NC
NC
NC
NC
EV1380数据手册版本A
针
49
50
51
53
54
名字
S_OUT
M / S
启用
AGND
POK
功能
数字输出。依赖于M / S引脚，或者是与时钟信号同步
内部开关频率或PWM信号是该引脚上输出。离开这个引脚
浮，如果它不被使用。
这是一个三元输入放。浮动销禁用并行操作。低水平
器件配置为主机和一个高级别配置设备作为从设备。
这是设备使能引脚。此引脚与VDDQ用10kΩ电阻。
这是控制电路的安静地。连接到接地平面与通过。
POK是逻辑与VDDQOK和EV1380的内部产生POK 。
POK是一个开漏逻辑输出，需要一个外部上拉电阻。 POK是
逻辑高电平时， VOUT是在-10 ％至VOUT标称的+ 10 ％ 。该引脚的保证
逻辑低，即使EV1380是完全无电。该引脚可下沉
最大4毫安。上拉电阻器可以被连接到一个电源以外
AVIN和VDDQ但电压应<3.6Volts 。
这是外部反馈输入引脚。一个电阻分压器从输出到连接
AGND 。中点的电阻分压器连接到VFB 。 （前馈
电容器需要在上部电阻器）的输出电压调节，以便
使VFB节点电压= VREF 。
可选误差放大器的输出。允许控制回路的定制。
外部参考电压输入。一个电阻分压器从VDDQ和AGND连接。
中点的电阻分压器被连接到VREF。电阻分压器具有
选择以应用到该引脚 0.4 * VDDQ电压。一个可选的电容
（软启动）可以连接从VREF到AGND 。
该引脚连接至VOUT 。
这是启用预偏置输入。当此引脚拉高时，设备将支持
启动预偏置负载下。该引脚被拉高内部。
55
VFB
56
57
EAOUT
VREF
58
59
60
61
VSENSE
EN_PB
62-63
69
FQADJ
此引脚与AGND通过一个13kΩ电阻。
VDDQOK这是一个高电平有效的输入引脚，用于指示外部提供VDDQ有
达到POK水平。该引脚应连接到VDDQ调节POK输出，或
如果让未使用的浮动。
NC （ SW ）无连接：这些引脚内部连接到共同的交换节点
内部的MOSFET。它们必须被焊接到印刷电路板，但不被电
连接到任何外部信号，地面，或电压。如果不遵守这一准则
可能会导致设备损坏。
保护地
设备散热垫连接到系统的GND平面散热
的目的。参见布局建议部分。
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绝对最大额定值
参数
输入电源电压： AVIN1 ， AVIN2
EN ， EN_PB ， VDDQOK ：在电压
对电压： VFB ， VREF ， EAOUT ， M_S ， S_IN ， S_OUT ，
VDDQ ， VOUT ， VSENSE ， FQADJ
电压： POK
电压： SW
存储温度范围
最大工作结温
回流焊温度， 10秒， MSL3 JEDEC J -STD- 020A
ESD额定值（基于人体模型） - VREF引脚
ESD额定值（基于人体模型） - 所有其他引脚
ESD额定值（基于CDM）
T
英镑
T
J- ABS最大
-0.5
-65
符号
V
IN
民
-0.5
-0.5
-0.5
最大
4.0
V
IN
2.7
3.6
VDDQ+0.5
150
150
260
1500
2000
500
单位
V
V
V
V
V
°C
°C
°C
V
V
V
推荐工作条件
参数
输入电压范围： AVIN1 ， AVIN2
输入电压范围： VDDQ
输入电压范围： VREF
EN_PB ， VDDQOK ， M / S ， S_IN ，EN
工作环境温度
工作结温
T
A
T
J
V
EXTREF
符号
民
3.07
1.16
0.5
0
- 40
- 40
最大
3.53
1.65*
0.5
AVIN
单位
V
V
V
V
°C
°C
+85
+125
*：对于DDR2的应用与VDDQ = 1.8V ，与Enpirion公司的应用程序的支持。
热特性
参数
热阻：结到环境（ 0 LFM ） （注
1)
热阻：结到外壳（ 0 LFM ）
热关断
热关断迟滞
符号典型单位
θ
JA
θ
JC
T
SD
T
SDH
16
1.5
150
20
° C / W
° C / W
°C
°C
注1 ：
根据一个2盎司铜板上，并与JEDEC EIJ / JESD 51标准适当的散热设计。
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电气特性
注： AVIN1 ， AVIN2 = 3.3V，在工作温度范围内，除非另有说明。典型值是在T
A
= 25°C.
参数
输入电源
电压
控制器电源电压
输出电压精度 -
初始
VFB引脚电压
VFB引脚输入漏
当前
关断电源电流
欠压锁定 -
瑞星AVIN
欠压锁定 -
AVIN下降
峰至峰纹波
最大连续
输出电流采购
最大连续
输出吸收电流
过电流脱扣值
开关频率
外部同步时钟
频率锁定范围
S_IN时钟振幅 -
低
S_IN时钟振幅 -
高
S_IN时钟占空比
（PLL）的
S_IN时钟占空比
（PWM）的
预偏置电平
V
OUT
范围P
OK
=高
符号
VDDQ
AVIN
ΔV
OUT
测试条件
民
1.16
3.07
典型值
最大
1.65
单位
V
V
V
3.3
3.53
0.760
V
OUT
= 1 / VDDQ
（例如， @ VDDQ = 1.500V ），0.1％
输入和输出电阻分压器）
3.07V
≤
AVIN
≤
3.53V,
VDDQ = 1.5V ，
0A
≤
ILOAD
≤
8A
VFB引脚输入漏电流
电源电流与
Enable=0
电压高于UVLO哪个不
断言
电压低于UVLO是
断言
VDDQ = 1.5V ，V
OUT
= 0.75V,
I
OUT
= 8A ，C
OUT
= 3×100 μF的（ 1206）
最大负载电流。见注1 。
最大负载电流。见注1 。
采购。 VDDQ = 1.5V
R
FQADJ
= 13kOhms
同步时钟输入频率范围
R
FQADJ
= 13kOhms
同步时钟逻辑电平
同步时钟逻辑电平
M_S引脚悬空或低
M_S高脚
允许预偏置的一小部分
编程输出电压。
输出电压为一的范围
设定值时的分数
P
OK
断言
输出电压为一的范围
设定值时的分数
P
OK
断言
下降沿尖峰脉冲延迟之后
输出道口90 ％的水平
具有4mA电流沉入P
OK
针
5
0.740
V
VFB
I
VFB
I
S
V
UVLOR
V
UVLOF
R
PP
I
OUT_Max_SRC
I
OUT_Max_SNK
I
OCPH
F
SW
F
PLL_LOCK
V
S_IN_LO
V
S_IN_HI
DC
S_INPLL
DC
S_INPWM
V
PB
VDDQ
升起
VDDQ
落下
591
-5
600
609
5
mV
nA
μA
V
V
mV
A
A
450
2.2
2.05
<10
8
8
18
1.5
1.25
1.75
0.4
1.8
20
50
0
92±3
40
110±3
2.5
80
A
兆赫
兆赫
V
V
%
%
%
%
V
OUT
范围P
OK
=高
P
OK
尖峰脉冲延迟
V
POK
逻辑低电平
90±3
64
0.7
1
%
时钟
周期
V
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