ETC5064/64-X
ETC5067/67-X
串行接口编解码器/滤波器，接收
功率放大器
.
.
.
.
.
.
.
.
.
.
.
.
完整编解码器和滤波系
TEM INCLUDING ：
-
发送高通和低通滤波处理。
-
接收低通滤波器与罪X / X校正。
-
有源RC噪声滤波器。
-
μ律
或A律兼容的编码器和DE-
编码器。
-
内部精密基准电压源。
-
串行I / O接口。
-
内部自动调零电路。
-
接收推挽功放。
μ律
ETC5064
A- LAW ETC5067
符合或超过所有D3 / D4和CCITT
特定连接的阳离子。
±
5 V工作电压。
较低的工作功耗，一般为70毫瓦
省电待机模式，通常
3毫瓦
自动断电
TTL或CMOS兼容的数字INTER-
脸
最大限度地提高线路接口板税务局局长
CUIT密度
0 ° C至70 ° C操作： ETC5064 / 67
-40°C至85°C操作： ETC5064 -X / 67 -X
DIP20
（塑料）N
订购号码：
ETC5064N
ETC5064N-X
ETC5067N
ETC5067N-X
PL CC20
FN
订购号码：
ETC5064FN
ETC5064FN-X
ETC5067FN
ETC5067FN-X
描述
该ETC5064 （ μ律） ， ETC5067 （ A律）是单
岩屑PCM编解码器/利用A / D过滤器和
在块Dia- D / A转换architectureshown
克和一个串行PCM接口。该装置是
制作采用双层多晶硅CMOS工艺。
类似于ETC505X家族，这些设备为特色的
TURE额外的接收功放亲
韦迪推挽平衡输出驱动能力。该
接收增益可以通过两个EX-来调节
外接电阻最多的输出电平
±
6.6 V
跨平衡600Ω负载。
还包括一个模拟环回开关，
TS
X
输出。
SO 20
D
订购号码：
ETC5064D
ETC5064D-X
ETC5067D
ETC5067D-X
1994年11月
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ETC5064 - ETC5064 -X - ETC5067 - ETC5067 -X
引脚连接
（俯视图）
DIP20 &
SO20
PLCC20
框图（ ETC5064 - ETC5064 -X - ETC5067 - ETC5067 -X ）
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ETC5064 - ETC5064 -X - ETC5067 - ETC5067 -X
引脚说明
名字
VPO
+
PI
类型（ * ）
O
GND
O
I
O
S
I
I
I
N
1
2
3
4
5
6
7
8
9
描述
非反相接收功率放大器的输出
模拟地。所有的信号都参考该引脚。
接收功率放大器的反相输出
反相输入端接收功率放大器。既倒也权力
放大器时连接到V
BB
.
接收滤波器的模拟输出。
正电源引脚。 V
CC
= +5V
±5%
接收帧同步脉冲，使BCLK
R
为PCM数据转移到
D
R
。 FS
R
是一个8KHz的脉冲序列。参见图1和图2的时序细节。
接收数据输入。 PCM数据被移位成D-
R
继FS
R
领导
EDGE
该位时钟，将数据移入
R
财政司司长后，
R
前缘。五月
有所不同路64kHz至2.048MHz的。
可替换地，可以是一个逻辑输入它选择为1.536MHz / 1.544MHz
或为2.048MHz的同步模式和BCLK主时钟
X
用于
对于发送和接收方向上（见表1） 。该输入具有
内部上拉。
接收主时钟。必须为1.536MHz ， 1.544MHz或2.048MHz的。五月
是异步的MCLK
X
的，但应当是同步的MCLK
X
为
最佳的性能。当MCLK
R
连接一直保持为低电平， MCLK
X
is
选择所有的内部时序。当MCLK
R
连续地连接
高，该装置断电。
传输主时钟。必须为1.536MHz ， 1.544MHz或2.048MHz的。五月
是异步的MCLK
R
.
位时钟其移出PCM数据D上
X
。可能会有所不同，从路64kHz
到2.048MHz的，但必须是同步的MCLK
X
.
这是由FS启用TRI- STAT EPCM数据输出
X
.
发送帧同步脉冲输入使BCLK
X
移出
D上的PCM数据
X
。 FS
X
是一个8KHz的脉冲序列。见图1和图2为
时序细节。
开漏输出，脉冲编码器的时隙中低。必须要
如果不使用接地。
模拟环回控制输入。必须设置为逻辑“0”为正常
操作。当拉到逻辑“1”时，发送滤波器的输入被切断
从发送预放大器的输出端，并连接到所述VPO
+
输出接收功率放大器。
发送输入放大器的模拟输出。用于外部设定增益。
反相输入发送输入放大器。
非反相输入端的发送输入放大器。
负电源引脚。 V
BB
= -5V
±5%
GNDA
VPO
VPI
VF
R
O
V
CC
FS
R
D
R
BCLK
R
/ CLKSEL
-
MCKL
R
/ PDN
I
10
MCLK
X
BCLK
X
D
X
FS
X
I
I
O
I
11
12
13
14
TS
X
LB琼脂
O
I
15
16
GS
X
VF
X
I
VF
X
I
V
BB
-
+
O
I
I
S
17
18
19
20
（ * ） I：输入，O ：输出， S：电源供应器。
TRI- STATE是美国国家半导体公司的商标。
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ETC5064 - ETC5064 -X - ETC5067 - ETC5067 -X
功能说明
上电
当首次加电，上电复位电路
初始化设备，并将其放置到上电
关断模式。所有非必要电路deacti-
氧基团和D
X
和VF
R
输出处于高
impedancestates 。上电upthe器件，逻辑
低电平或时钟必须被施加到
MCLK
R
/ PDN引脚和FS
X
和/或FS
R
脉冲必须
存在。因此， 2断电控制模式
可用。首先是要拔的MCLK
R
/ PDN引脚
高;另一种方法是同时按住FS
X
和FS
R
IN-
不断把低。该设备将掉电
上次的FS后约2ms
X
脉搏。该
三态PCM数据输出，D-
X
，将保持在
高阻抗状态，直到第二FS
X
脉搏。
同步操作
对于同步操作，相同的主时钟
与位时钟应同时用于发射
和接收方向。在这种模式下，一个时钟必须
适用于MCLK
X
和MCLK
R
/ PDN引脚可
作为省电控制。在低水平
MCLK
R
/ PDN上电设备和高水平
断电装置。在任一情况下， MCLKX将
被选择作为主时钟的两个发射
和接收电路。阿位时钟也必须适用
以BCLK
X
而BCL
R
/ CLKSELcan用来SE-
择合适的内部分频器对主时钟
1.536兆赫， 1.544 MHz或2.048兆赫。对于1.544
MHz运行时，设备会自动compen-
联署为193次时钟脉冲的每一帧。
与BCLK的一个固定电平
R
/ CKSEL针， BCLK
X
将被选择为位时钟为发射
和接收方向。表1表示的频
操作quencies分别可以选择，去
pendingon BCLK的状态
R
/ CLKSEL 。在这种同步
时模式中，比特时钟， BCLK
X
可以是从
64千赫至2.048兆赫，但必须synchronouswith
MCLK
X
.
表1：
选择主时钟频率。
主时钟
频率选择
ETC5067
ETC5067-X
2.048MHz
为1.536MHz或
1.544MHz
2.048MHz
ETC5064
ETC5064-X
为1.536MHz或
1.544MHz
2.048MHz
为1.536MHz或
1.544MHz
每个FS
X
脉冲开始的编码周期和
从以前的编码周期的PCM数据移出
启用的D
X
上的正边沿输出
BCLK
X
。经过8位时钟周期，三态
X
输出被返回到一个高阻抗状态。有
FS
R
脉冲， PCM数据被通过D锁存
R
输入ON
BCLK的negativeedge
X
（或上BCKL
R
如果正在运行） 。
FS
X
和FS
R
必须是同步的MCLKX /
R
.
异步操作
对于异步操作，单独的发射和
接收时钟可能被应用。 MCLK
X
和MCLK
R
必须是2.048兆赫的ETC5067或1.536兆赫，
1.544兆赫的ETC5064 ，并且不需要同步
异步的。为了获得最佳的传输性能，如何 -
以往， MCLK
R
应该是synchronouswith MCLK
X
,
这是很容易通过applyingonly静态逻辑实现
各级theMCLK
R
/ PDN引脚。这会自动将
connectMCLK
X
toall内部MCLK
R
函数（见
引脚说明） 。对于1.544 MHz运行，单片机
副自动补偿的193个时钟
脉冲的每个帧。 FS
X
开始每个编码周期
且必须是同步的MCLK
X
与BCLK
X
.
FS
R
开始每解码周期和必须同步
异步的与BCLK
R
。 BCLK
R
必须是一个时钟，该
在表1中所示的逻辑电平不在异步有效
异步的模式。 BCLK
X
与BCLK
R
可以操作
从路64kHz至2.048兆赫。
短帧同步操作
该装置可利用任一短帧同步
脉冲或长帧同步pulse.Upon电源initiali-
矩阵特殊积时，器件处于短帧模式。在
该模式下，帧同步脉冲。 FS
X
和FS
R
,
必须是一个位时钟周期长，时间厘清
tionships在图2中指定用FS
X
在高
BCLK的下降沿
R
，下一个上升沿
BCLK
X
能够为D
X
三态输出缓冲器，
这将输出符号位。下面sevenris-
荷兰国际集团的边缘时钟输出余下的七位，以及
下一个下降沿禁止对D
X
输出。同
FS
R
BCLK的下降沿期间，高
R
（ BCLK
X
in
同步模式） ， BCLK的下一个下降沿
R
锁存器中的符号位。以下七个下降
边沿锁存器中剩余的7位。 DE-两个
恶习可以利用短帧同步脉冲同步
异步的或同步的操作模式。
长帧同步操作
使用长帧模式中，帧同步
脉冲， FS
X
和FS
R
必须是三个或更多个比特时钟
周期长，在规定的时序关系
图3根据发送帧同步FS的
X
中，
设备会感觉无论是短期或长期帧同步
BCLKR / CLKSEL
主频
0
1 （或开路）
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ETC5064 - ETC5064 -X - ETC5067 - ETC5067 -X
脉冲被使用。对于64 kHz的工作频率，该
帧同步脉冲必须保持为低最小
160纳秒（见图1 ） 。对D
X
三态输出
缓冲器使能了FS的上升沿
X
或
BCLK的上升沿
X
以后到者为准，并
同步输出的第一个位是符号位。以下
7 BCLK
X
上升沿时钟输出剩余
七位。对D
X
输出由下落禁用
BCLK
X
边之后的第八个上升沿，或者由
FS
X
goinglow ，后者为准。上升沿
上接收帧同步脉冲时， FS
R
，将导致
为D PCM数据
R
在接下来的八个被锁存在
BCLK的下降沿
R
（ BCLK
x
同步
模式）。这两个设备可以利用长帧同步
脉冲在同步或异步模式。
发射部分
发送部分输入的运算放大器
并规定增益adjustmentusing两个外部
电阻器，见图4。低noiseand宽频带 -
宽度允许跨涨幅超过20 dB的
要实现声音的通带。运算放大器驱动器
组成的RC有源预过滤器的单位增益滤波器
其后的一个8阶开关电容
带通滤波器直接驱动编码器的样品 -
保持电路。 A / D转换为扩型AC-
盘带为A律（ ETC5067和ETC5067 -X ）或
-
法（ ETC5064和ETC5064 -X ）编码conven-
系统蒸发散。精密电压基准修剪
制造业提供的输入过载（T
最大
)
标称2.5V峰值（见表变速器
特性） 。在FS
X
帧同步脉冲控制
该滤波器输出的取样，然后在演替
西伯- approximationencodingcycle begins.The8位
码然后被装入缓冲器和移出
throughD
X
在接下来的FS
X
脉搏。总的编码
延迟将约为165μs （由于反
麻省理工学院滤波器）加上125微秒（由于编码延迟），这
总计290μs 。由于该过滤器或任何偏移电压
比较器是由符号位集成取消。
绝对最大额定值
符号
V
CC
V
BB
V
IN
, V
OUT
T
OPER
T
英镑
V
CC
到GNDA
V
BB
到GNDA
电压在任何模拟输入或输出
电压在任何数字输入或输出
工作温度范围：
ETC5064/67
ETC5064-X/67-X
存储温度范围
引线温度（焊接， 10秒）
参数
VALU ê
7
-7
V
CC
+0.3到V
BB
-0.3
V
CC
+0.3至-0.3 GNDA
-25至+125
-40到+125
-65到+150
300
取消它
V
V
V
V
°C
°C
°C
°C
接收部分
接收部分包括不断扩大的DAC
其驱动的第五阶开关电容低
通滤波器，时钟频率256KHz的。该解码器是A律
（ ETC5067和ETC5067 -X ）或
μ律
(ETC5064
和ETC5064 - X）和第5阶低通滤波器
由于8kHz的校正罪X / X衰减
采样和保持。随后是一个2的过滤器
二阶RC有源后置滤波器及功率放大器
能够驱动600Ω负载，以7.2dBm的水平。
接收部分是单位增益。经OC-
FS的curence
R
，在D中的数据
R
输入的时钟
在接下来的八个BCLK的下降沿
R
（ BCKL
X
） periods.At的endofthe解码时隙
的译码周期的开始，并为10μs以后的DE-
编码器DAC outputis updated.The总DE-解码器
外行是about10μs （解码器向上日）加上110μs （滤波器
器延迟）加62.5μs （1/2帧） ，这给AP-
近因180μs 。
接收功率放大器
提供了两个反相模式功率放大器
直接驱动匹配的线路接口传输
前者。第一功率放大器的增益可以是
调整提振
±
2.5V的峰值输出信号
接收滤波器起来
±
3.3V峰为不平衡
300Ω的负载，或
±4.0V
到unbalanced15kΩ负载。
第二功率放大器在内部连接
在单位增益反相模式给信号为6dB
为获得平衡负载。最大的功率传输到
由得到的600Ω用户线终止
differientially驾驶平衡变压器，
√
2
： 1的匝数比，如图4，总峰
15.6dBm的功率可以被传递到负载加
终止。两个功率放大器，可驱动
向下连接 - independentlyfrom的PDN输入
荷兰国际集团的VPI输入到V
BB
节省了约12
毫瓦的功率。
5/18
QQ：2881677436 复制
