ETC5054
ETC5057
串行接口编解码器/过滤器
完整编解码器和滤波系
TEM （ DEVICE ），包括：
- 发送的高通和低通滤波。
- 接收低通滤波器与罪X / X校正。
- 有源RC噪声滤波器
–
μ律
或A律编码兼容和解码器。
- 内部精密基准电压源。
- 串行I / O接口。
- 内部自动调零电路。
A- LAW 16引脚（ ETC5057FN ， 20个引脚）
μ律
没有信号， 16个引脚
（ ETC5054FN ， 20个引脚）
符合或超过所有D3 / D4和
CCITT规格
±
5V操作
较低的工作功耗 - 通常为60
mW
省电待机模式 - 典型
美云3毫瓦
自动断电
TTL或CMOS兼容数字输入
TERFACES
最大限度地提高线路接口板税务局局长
CUIT密度
0 70 ° C操作
描述
该ETC5057 / ETC5054系列包括A律
和
μ律
采用单片PCM编解码器/滤波器
在A / D和D /中所示的转换架构
下面的框图所示，和一个串行PCM接口
脸上。该设备采用双是捏造
聚CMOS工艺。每个编码部
设备包括输入增益调整放大器，
一个有源RC预滤波器，它消除了非常高的
频噪声进入的开关钙前
pacitor带通滤波器抑制低于信号
200赫兹及以上的3400赫兹。此外，还包括
自动调零电路和编码器扩其
采样经滤波的信号和它在编码
扩A律或
婆媳PCM格式。 DE-的
每个设备的代码部分包括一个EX-的
panding解码器，它重建模拟
从扩A律或信号
μ律
码，
一个低通滤波器，它校正了罪X /再
解码器输出和sponse拒绝信号
以上3400赫兹和后跟一个单端
能够驱动低阻抗的功率放大
负载。该设备需要1.536兆赫， 1.544
2000年3月
DIP16
（塑胶）
订购号码：
ETC5057N
ETC5054N
SO16 （宽）
订购号码：
ETC5057D
ETC5054D
PLCC20
订购号码：
ETC5057FN
ETC5054FN
兆赫，或2.048 MHz的发送和接收主
时钟，其可以是异步的，发送和
接收位时钟可能有所不同，从64 kHz到
2.048兆赫，并且发送和接收帧同步
脉冲。帧同步脉冲的定时和
PCM数据与这两个行业兼容待机动
ARD格式。
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这是对正在开发或正在接受评估新产品的高级信息。详细信息如有变更，恕不另行通知。
ETC5054 - ETC5057
引脚说明
名字
V
BB
GNDA
VF
R
O
V
CC
FS
R
针
TYPE
*
S
GND
O
S
I
N
°
N
°
DIP PLCC
和
的SO （**）
1
2
3
4
5
1
2
3
5
6
功能
负
电源
模拟地
接收滤波器
产量
正电源
供应
接收帧
同步脉冲
接收数据
输入
按住Shift键在时钟
V
BB
= – 5 V
±
5 %.
所有的信号都参考该引脚。
接收滤波器的模拟输出
V
CC
= + 5 V
±
5 %.
启用BCLK
R
为PCM数据转变为D-
R
。 FS
R
是一个
8kHz的脉冲序列。参见图1 ，图2和3为定时
详细信息。
PCM数据被移位成D-
R
继FS
R
领导
边缘。
将数据移入
R
财政司司长后，
R
前缘。五月
变化从64 kHz到2.048兆赫。可替换地，可以是
逻辑输入它选择1.536兆赫/ 1.544
MHz或2.048兆赫同步主时钟
模式和BCLK
X
同时用于发射和接收
方向上（见表1） 。该输入具有内部上拉
了。
必须是1.536兆赫， 1.544 MHz或2.048兆赫。可能是
但应
异步
与MCLK
X
,
同步的MCLK
X
为了获得最佳性能。当
MCLK
R
连接一直保持为低电平， MCLK
X
is
选择所有的内部时序。当MCLK
R
is
连接不断的高，设备通电
下来。
必须是1.536兆赫， 1.544 MHz或2.048兆赫。可能是
异步MCLK
R
.
移出的DX PCM数据。可能会有所不同，从64千赫
2.048兆赫，但必须是同步的MCLK
X
.
这是启用的三STATE PCM数据输出
财政司司长
X
.
启用BCLK
X
移出D上的PCM数据
X
。 FS
X
is
8 kHz的脉冲序列。参见图1 ，图2和3为定时
详细信息。
漏极开路输出，编码器脉冲期间低
时隙。如果不使用，建议将接地。
发送输入放大器的模拟输出。习惯/过去常常
设置外部获得。
反相输入发送输入放大器。
非反相输入端的发送输入放大器。
描述
D
R
BCLK
R
/ CLKSEL
I
I
6
7
7
8
MCLK
R
/ PDN
I
8
9
接收主时钟
MCLK
X
BCLK
X
D
X
FS
X
I
I
9
10
11
12
12
14
15
16
传输主时钟
移出时钟
发送
数据输出
发送帧
同步脉冲
发送时隙
亮度增益设置
反相放大器器
输入
非反相放大器
输入
O
I
TS
X
GS
X
VF
X
I
–
VF
X
I
+
O
O
I
I
13
14
15
16
17
18
19
20
（ * ） I：输入，O ：输出， S：电源供应器
（ ** ）引脚4,10,11和13未连接
三州
是否
美国国家半导体公司的商标。
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ETC5054 - ETC5057
功能说明
上电
当首次加电，上电复位税务局局长
cuitry初始化设备，并将其放置到
在掉电模式。所有非必要电路
停用和D
X
和VF
R
输出
放于高阻抗状态。上电了
装置中，一个逻辑低电平或时钟必须可设计
合股的MCLK
R
/ PDN引脚和FS
X
和/或FS
R
脉冲必须存在。因此， 2掉电
控制模式是可用的。第一是拉
MCLK
R
/ PDN引脚为高电平;另一种方法是保持
这两个FS
X
和FS
R
持续的投入低。该
设备将掉电后约2毫秒
最后FS
X
或FS
R
脉搏。会发生上电
第一FS
X
或FS
R
脉搏。三态PCM
数据输出，D-
X
将保持在高阻抗
状态，直到第二FS
X
脉搏。
同步操作
对于同步操作，相同的主
时钟和位时钟应同时用于
发送和接收方向。在此模式中，一个
时钟必须施加的MCLK
X
和
MCLK
R
/ PDN端可用作掉电
控制权。在MCLK低水平
R
/ PDN上电
该设备和高水平断电的DE-
副。在任一情况下， MCLK
X
将被选择为
主时钟为发送和接收
电路。阿位时钟也必须适用于BCLK
X
与BCLK
R
/ CKSEL可以用来选择
适当的内部分隔为1.536的主时钟
兆赫， 1.544 MHz或2.048兆赫。对于1.544兆赫
操作时，设备会自动补偿
第193个时钟脉冲的每一帧。与固定
对BCLK水平
R
/ CLKSEL针， BCLK
X
会
选择为位时钟为发送和
接收方向。表1表示frequen-
操作连锁商店分别可以选择，这取决于
荷兰国际集团在BCLK的状态
R
/ CLKSEL 。在这种同步
时模式中，比特时钟， BCLK
X
，可能是
从64千赫至2.048兆赫，但必须同步
理性与MCLK
X
.
每个FS
X
脉冲开始的编码周期
从过去的编码周期的PCM数据是
移出使能的D
X
在输出位置
BCLK的略去边缘
X
。经过8位时钟周期中，
表1：
选择主时钟频率。
BCLK
R
/ CLKSEL
主频
0
1 （或开路）
主时钟频率
选
ETC5057
2.048兆赫
1.536 MHz或
1.544兆赫
2.048兆赫
ETC5054
1.536 MHz或
1.544兆赫
2.048兆赫
1.536 MHz或
1.544兆赫
TRI-状态D
X
输出被返回到高im-
pedance状态。随着和FS
R
脉冲， PCM数据是
通过D锁存
R
输入上的负刃
BCLK
X
（或BCLK
R
如果正在运行） 。 FS
X
和FS
R
必须
是同步的MCLK
X / R
.
异步操作
对于异步操作，单独的发射
和接收时钟可以应用， MCLK
X
和
MCLK
R
必须是2.048兆赫的ETC5057 ，或
1.536兆赫， 1.544兆赫的ETC5054 ，并
不必是同步的。为了达到最佳的传输
性能，但是， MCLK
R
应该是同步
与异步的MCLK
X
，这是很容易实现
通过应用只有静态逻辑电平的
MCLK
R
/ PDN引脚。这会自动连接
MCLK
X
所有内部MCLK
R
功能（参见引脚
描述）。对于1.544 MHz工作频率，该设备
自动补偿的193个时钟
脉冲的每个帧。 FS
X
开始每个编码周期
且必须是同步的MCLK
X
和
BCLK
X
。 FS
R
开始每个解码周期和必须的
是同步的BCLK
R
。 BCLK
R
必须是一个
钟，在表1中所示的逻辑电平是不
有效的异步模式。 BCLK
X
与BCLK
R
可以运营从64 kHz到2.048兆赫。
短帧同步操作
该装置可利用任一短帧同步
脉冲或者一个长帧同步脉冲。上电时IN-
itialization ，该装置处于短帧
模式。在这种模式下，两个帧同步脉冲FS
X
和FS
R
，必须是一个位时钟周期长，
在图2中指定的时序关系有了FS
X
BCLK的下降沿期间，高
X
接下来的利培
荷兰国际集团BCLK的边缘
X
能够为D
X
三州
输出缓冲，这将输出符号位。该
以下七个上升沿时钟出了剩下
荷兰国际集团7位，而下一个下降沿禁用
对D
X
输出。与FS
R
一个下降沿期间高
BCLK的
R
（ BCLK
X
在同步模式下），则
BCLK的下一个下降沿
R
锁存器中的符号位。
以下七个下降沿锁存器中的
其余七个位。这两个设备可以利用
短帧同步脉冲在同步或异步
异步的操作模式。
长帧同步操作
使用长帧模式中，帧同步
脉冲， FS
X
和FS
R
必须是三个或更多个比特
时钟周期长，时间的关系试样
田间在图3基于同步的发射帧，
FS
X
时，设备将感测是否短或长
帧同步脉冲都在使用。对于64 kHz的OP-
关合作，帧同步脉冲必须保持为低
最小的160毫微秒（见图1） 。对D
X
三
输出缓冲器使能上升
FS的边缘
X
或BCLK的上升缘
X
，而─
曾经是后话，和第一位主频的是
符号位。以下七个BCLK
X
升起
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ETC5054 - ETC5057
边缘时钟输出余下的七位。对D
X
输出由落下BCLK禁用
X
边跟着
哞哞叫的第八个上升沿，或者FS
X
去
低，其中的一次是后话。在上升沿
接收帧同步脉冲， FS
R
，将导致
为D PCM数据
R
在接下来的八个被锁存在
BCLK的下降沿
R
（ BCLK
X
同步
模式）。这两个设备可以利用长帧
同步脉冲的同步或异步的
模式。
发射部分
发送部分输入是一个运算扩增
费里使用两个规定增益调整
外部电阻，见图6。噪音低，
宽的带宽允许涨幅超过20dB
整个音频频带得以实现。运
放驱动由RD的单位增益滤波AC-
略去预过滤器，后面跟着一个八阶
开关电容带通滤波器，时钟频率为256
千赫。该滤波器的输出直接驱动恩
编码器的采样和保持电路。 A / D转换的COM - 中
按照A律panding型（ ETC5057 ）或
–
法（ ETC5054 ）编码规范。精密
基准电压修整制造业
提供了一个输入过载（T
最大
）标称2.5V的
峰（参照表中的传输特性）。
在FS
X
帧同步脉冲控制采样
滤波器的输出，然后逐次AP-的
绝对最大额定值
符号
V
CC
V
BB
V
IN
, V
OUT
T
OPER
T
英镑
V
CC
到GNDA
V
BB
到GNDA
电压在任何模拟输入或输出
电压在任何数字输入或输出
工作温度范围
存储温度范围
引线温度（焊接， 10秒）
参数
价值
7
–7
V
CC
+ 0.3 V
BB
– 0.3
V
CC
+ 0.3 GNDA - 0.3
- 25 + 125
- 65至+ 150
300
单位
V
V
V
V
°
C
°
C
°
C
近似保护编码周期的开始。 8位
码然后被装入缓冲器和移出
到D
X
在接下来的FS
X
脉搏。总恩
编码延迟将是大约165
s
（由于
发射滤波器）加125
秒（由于编码
延迟） ，总共290μs 。任何偏移体积，踏歌
由于该过滤器或比较器是通过取消
签位整合。
接收部分
接收部分包括不断扩大的
DAC驱动第五阶开关电容
低通滤波器，时钟频率为256千赫。该解码器是
A律（ ETC5057 ）或
μ律
（ ETC5054 ）和
五阶低通滤波器校正罪X / AT- X
tenuation由于8 kHz的采样和保持。
随后是一个二阶RC AC-过滤器
略去后置滤波器和可driv-的功率放大器
荷兰国际集团一个600Ω的负载，以7.2 dBm的水平。在重
人为对象部分是单位增益。时的发生
FS
R
，在D中的数据
R
输入时钟的上
接下来的8 BCLK的下降沿
R
（ BCLK
X
） PE-
riods 。在解码器的时隙的结束，单片机
编码周期的开始，并为10μs后的译码器
DAC的输出被更新。总的解码器延迟
is
10
S（解码器更新）加110
S（过滤器
延迟）加62.5μs （1/2帧） ，这给AP-
近因180μs 。静音电路是一个活跃
在10毫秒时，上电。
电气运行特性
V
CC
= 5.0 V
±
5 %, V
BB
= – 5.0 V
±
5 ％ GNDA = 0 V ，
T
A
= 0
°C
70
°C;
指定在V典型特征
CC
= 5.0 V, V
BB
= - 5.0 V ，T
A
= 25
°C
;所有信号
是参照GNDA 。
符号
V
IL
V
IH
V
OL
参数
输入低电压
输入高电压
输出低电压
I
L
= 3.2毫安
D
X
I
L
= 3.2毫安，漏极开路
TS
X
输出高电压
I
H
= 3.2毫安
D
X
输入低电平电流（ GNDA
≤
V
IN
≤
V
IL
所有数字输入）
输入高电流（V
IH
≤
V
IN
≤
V
CC
），除了BCLK
R
/ BCLKSEL
输出电流高阻抗状态（ TRI- STATE ）
（ GNDA
≤
V
O
≤
V
CC
)
D
X
分钟。
2.2
0.4
0.4
2.4
–10
–10
–10
典型值。
马克斯。
0.6
单位
V
V
V
V
V
A
A
A
5/18
V
OH
I
IL
I
IH
I
OZ
10
10
10
QQ：2880707522 复制
