MAX 5000
可编程逻辑
器件系列
数据表
1996年6月版。 3
功能...
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先进的多阵列矩阵（ MAX） 5000架构
结合速度和易用性，使用的PAL器件与密度
可编程门阵列
完整系列的高性能，可擦除CMOS EPROM
EPLD中的设计，从快28引脚地址解码器
100引脚LSI定制外设
600 3750可用门（见
表1）
快15纳秒组合延误和83.3 MHz的频率计数器
可配置的扩展乘积项分配使更多
比在单个宏小区32个乘积项
28至100引脚DIP可用， J形引脚， PGA ，SOIC和QFP封装
可编程寄存器提供D，T ， JK和SR触发器
功能与个别清晰，预置和时钟控制
可编程安全位保护的专有设计
软件设计具有支持Altera公司的MAX + PLUS II
在486或基于奔腾处理器的个人电脑，并开发系统
孙SPARC工作站， HP 9000系列700 ，和IBM RISC系统/ 6000
工作站
表1. MAX 5000器件特性
特征
可用门
宏单元
逻辑阵列模块（LAB ）
扩展
路由
最大用户I / O引脚
t
PD
（纳秒）
t
亚利桑那州立大学
（纳秒）
t
CO
（纳秒）
f
CNT
（兆赫）
EPM5032
600
32
1
64
全球
24
15
4
10
76.9
EPM5064
1,250
64
4
128
PIA
36
25
4
14
50
EPM5128
2,500
128
8
256
PIA
60
25
4
14
50
EPM5130
2,500
128
8
256
PIA
68, 84
25
4
14
50
EPM5192
3,750
192
12
384
PIA
72
25
4
14
50
Altera公司。
A-DS-M5000-03
311
MAX 5000可编程逻辑器件系列数据手册
...详细信息
特点
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编程支持Altera的主编程装置
（ MPU ）或编程的硬件来自其他制造商
额外的设计输入和仿真支持EDIF提供，
LPM ， Verilog HDL语言，VHDL和其他接口，流行的EDA工具
从制造商如Cadence公司，数据I / O，示例，导师
图形， MINC ，的OrCAD ， Synopsys公司， VeriBest和Viewlogic系
一般
描述
在MAX 5000系列结合了创新的架构和先进的
处理技术，以提供最佳的性能，灵活性和
任何通用的可编程逻辑的逻辑，最高到引脚比
器件（PLD ）的家庭。在MAX 5000系列提供600至3750可用
高达门，引脚到引脚延时快15纳秒，而频率计数器
83.3兆赫。看
表2中。
表2. MAX 5000时序参数可用性
设备
15纳秒
EPM5032
EPM5064
EPM5128
EPM5130
EPM5192
速度（
t
PD1
)
20纳秒
v
25纳秒
v
v
v
v
v
v
v
v
v
v
v
30纳秒
35纳秒
v
在MAX 5000架构支持100 ％ TTL仿真和
多个SSI ， MSI ， LSI和逻辑功能的高密度集成。为
例如， EPM5192器件可以取代100 74系列设备;它可以
完整的子系统集成到一个单一的封装，节省了电路板面积
并降低了功耗。 MAX 5000 EPLD中处于可用
多种套餐（见
表3） ，
包括以下内容：
s
s
s
s
s
窗陶瓷直插式塑料双（ CERDIP和PDIP ）
窗陶瓷和塑料J形引脚芯片载体（ JLCC和PLCC ）
窗陶瓷针栅阵列（ PGA）的
塑料小外形集成电路（ SOIC ）
陶瓷和塑料四方扁平封装（ CQFP和PQFP ）
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Altera公司。
MAX 5000可编程逻辑器件系列数据手册
表3. MAX 5000引脚数&包装选项
设备
28
EPM5032
CERDIP
PDIP
JLCC
PLCC
SOIC
JLCC
PLCC
JLCC
PLCC
PGA
注（1）
引脚数
44
68
84
100
EPM5064
EPM5128
EPM5130
EPM5192
JLCC
PLCC
JLCC
PLCC
PGA
PGA
PQFP
注意：
(1)
联系Altera获得最新的封装可用性的信息。
MAX 5000 EPLD中有个宏单元之间的32和192的结合
成所谓的逻辑阵列模块（LAB ）组。每个宏单元有一个
可编程和/固定或阵列和一个可配置的寄存器，
提供了D，T ， JK或SR运行具有独立可编程时钟，
明确和预设功能。要建立复杂的逻辑功能，每个
宏单元可以共享扩展乘积项来补充
（ “共享扩展器” ），以提供每超过32个乘积项
宏单元。
在MAX 5000系列支持Altera公司的MAX + PLUS II
开发系统，一个单一的，集成的软件包，提供了原理图，
文本包括Altera硬件描述语言（ AHDL ） -
和波形设计输入;编译和逻辑合成;模拟
和时序分析;和器件编程。 MAX + PLUS II提供
EDIF 2 0 0 3 0 0 ， LPM ， VHDL ， Verilog HDL语言，和其他接口
从其他业界更多的设计输入和仿真支持
标准的PC机和工作站为基础的EDA工具。 MAX + PLUS II上运行
486和Pentium的PC和Sun SPARC工作站， HP 9000系列700 ，
IBM RISC系统/ 6000工作站。
f
Altera公司。
欲了解更多信息，请访问
MAX + PLUS II可编程逻辑
开发系统&软件数据表
在此数据的书。
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MAX 5000可编程逻辑器件系列数据手册
实用
描述
本节提供了最大5000 EPLD中，的功能描述其中
有以下的建筑特色：
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s
s
s
s
s
逻辑阵列模块
宏单元
时钟选项
扩展产品条款
可编程互连阵列
I / O控制块
对MAX 5000的体系结构是基于连接的高的概念
性能，灵活的逻辑阵列模块称为逻辑阵列块
（研究室） 。多个实验室都通过可编程互连链接
阵列（ PIA）的，由所有的I / O引脚和宏单元送到一个全局总线。在
除了这些基本的要素，对MAX 5000体系结构包括8到
20专用输入端，其每一个可以作为一个高速，中普通
通用输入。可选地，所述专用输入端之一，可作为一个
对寄存器高速全局时钟。
逻辑阵列模块
MAX 5000 EPLD中含有1至12的LAB 。该EPM5032有一个实验室，
而EPM5064 ， EPM5128 ， EPM5130和EPM5192包含多个
实验室。每个LAB包括一个宏蜂窝阵列和一个扩展器产品 - 的
项阵列。看
图1 。
宏单元和扩展器中的数
阵列随每个设备。
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Altera公司。
MAX 5000可编程逻辑器件系列数据手册
图1. MAX 5000架构
8至20个
专用
输入
16
实验室中
LAB互连
MACROCELL
ARRAY
I / O
控制
块
扩展器
产品期限
ARRAY
4到16个
I / O引脚
每个LAB
在PIA
多-LAB
设备只
PIA
24
反馈
I / O引脚LAB
（单-LAB
设备）
所有其它实验室
宏单元的逻辑实现的主要资源。另外
逻辑功能可从膨胀器，其可用于
补充任何宏蜂窝的功能。膨胀乘积项
阵列由一组未分配的，倒置的乘积项的那个可以
在实验室中使用和共享所有宏创建组合
注册和逻辑。这些灵活的宏单元和共享的扩展
方便变量乘积项外观设计没有固定的僵化
乘积项的架构。所有的宏单元的输出在全球路由
在通过LAB互连的LAB 。宏单元的输出
还喂I / O控制块，它由基的
可编程三态缓冲器和I / O引脚。在EPM5064 ， EPM5128 ，
EPM5130和EPM5192器件，多个实验室由PIA连接。
所有的宏单元喂PIA为高扇在提供高效的路由
设计。
Altera公司。
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