FLEX 6000
可编程逻辑
器件系列
数据表
2001年3月版。 4.1
功能...
■
■
■
提供了理想的低成本，可编程替代到高
卷闸门阵列的应用程序，并允许快速的设计变更
在原型设计或设计测试
产品特点
–
登记丰富，查找表 - （ LUT的）的基础架构
–
OPTIFLEX
体系结构，提高了器件面积效率
–
典型的门，从5000到24000门（见
表1）
–
内置低抖动时钟分配树
–
所有设备的100％的功能测试;测试向量或扫描链
不要求
系统级特性
–
在电路的可重构（ ICR ），通过外部配置
设备或智能控制器
–
5.0 - V器件完全符合外围组件
互连特别兴趣小组（PCI SIG）的
PCI局部总线
规范修订版2.2
–
内置的联合测试行动组（ JTAG ）边界扫描测试
（BST ）电路符合IEEE标准。 1149.1-1990 ，可
无需消耗额外的设备逻辑
–
多电压
TM
I / O接口的操作，从而允许一个设备桥接
在不同的电压下工作的系统之间
–
低功耗（典型值规格小于0.5毫安
在待机模式下）
–
3.3 -V器件支持热插拔
表1. FLEX 6000器件特性
特征
典型的盖茨
(1)
逻辑单元（LE ）
最大I / O引脚
电源电压（V
CCINT
)
注意：
(1)
嵌入式IEEE标准。 1149.1 JTAG的电路增加了14000门，除了列出的典型大门。
EPF6010A
10,000
880
102
3.3 V
EPF6016
16,000
1,320
204
5.0 V
EPF6016A
16,000
1,320
171
3.3 V
EPF6024A
24,000
1,960
218
3.3 V
Altera公司。
A-DS-F6000-04.1
1
FLEX 6000可编程逻辑器件系列数据手册
...详细信息
特点
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强大的I / O引脚
–
个别三态输出使能控制每个引脚
–
可编程输出摆率控制，以降低开关
噪音
–
从登记到我快速路径/ O引脚快速时钟到输出时间
灵活的互连
–
FastTrack网络
连续互连路由结构，可快速，
可预测的互连延迟
–
专用进位链实现这种算法功能
作为快速加法器，计数器和比较器（自动使用
软件工具和宏功能）
–
专用级联链，实现高速，高扇
在逻辑功能（自动使用的软件工具和
宏功能）
–
三态仿真，实现内部三态网络
–
四低偏移时钟，清晰，预置，或逻辑的全球通路
信号的
软件设计支持和提供的自动布局布线
Altera的基于Windows的PC开发系统，太阳
SPARCstations和HP 9000系列700/800
灵活的封装选择
–
可提供多种封装形式为100至256引脚，包括
创新FINELINE BGA
TM
包（见
表2）
–
SameFrame
TM
引脚兼容性（与其他FLEX
6000设备）
整个器件密度和引脚数
–
薄型四方扁平封装（ TQFP ） ，塑料四方扁平封装（ PQFP ）和
球栅阵列（BGA ）的封装（见
表2）
–
Footprint-并与其他的FLEX 6000器件管脚兼容性
在同一个包
通过提供额外的设计输入和仿真支持
EDIF 2 0 0 3 0 0网表文件，参数化模块库
（ LPM ） ， Verilog HDL语言， VHDL ，的DesignWare组件等
从制造商，如接口流行的EDA工具
Cadence公司，示例逻辑， Mentor Graphics公司，的OrCAD ， Synopsys公司，
Synplicity公司， VeriBest和Viewlogic系
表2. 6000 FLEX封装选项& I / O引脚数
设备
EPF6010A
EPF6016
EPF6016A
EPF6024A
81
81
100-Pin
TQFP
71
100-Pin
FINELINE BGA
144-Pin
TQFP
102
117
117
117
208-Pin
PQFP
171
171
171
240-Pin
PQFP
199
199
256-Pin
BGA
204
256-pin
FINELINE BGA
171
218
219
2
Altera公司。
FLEX 6000可编程逻辑器件系列数据手册
一般
描述
Altera公司
FLEX 6000可编程逻辑器件（ PLD ）系列产品提供
一种低成本的替代高容量门阵列设计。 FLEX 6000
设备基于所述OPTIFLEX架构，最大限度地减少芯片尺寸
同时保持高性能和可布线性。该设备具有
可重新配置的SRAM单元，这让设计人员能够灵活
原型设计和测试过程中迅速改变他们的设计。
设计人员还可以在操作过程中，通过在电路的功能变化
重新配置。
FLEX 6000器件是可重编程的，并且它们被事先以100％测试
出货。其结果是，设计人员不需要生成测试矢量
故障覆盖率的目的，使他们能够专注于模拟和
设计验证。此外，设计人员不需要管理
库存不同的门阵列设计。 FLEX 6000器件
在黑板上配置所需的特定功能。
表3
示出FLEX 6000表现为一些共同的设计。所有
性能值表明，使用新思科技的DesignWare或获得
LPM功能。实行特殊设计方法不需要
该应用程序;设计师只是推断或者在实例化一个函数
Verilog HDL语言， VHDL ， Altera硬件描述语言（ AHDL ） ，或
原理图设计文件。
对于常见的设计表3. FLEX 6000器件性能
应用
使用的LE
速度-1
GRADE
16位可加载计数器
16位累加器
24位累加器
16选1多路复用器（引脚到引脚）
(1)
16
×
16倍增为4级流水线
注意：
(1)
这个性能值是衡量一个引脚到引脚延时。
性能
-2速度
GRADE
153
153
123
13.4
67
单位
-3速度
GRADE
133
133
108
16.6
58
兆赫
兆赫
兆赫
ns
兆赫
16
16
24
10
592
172
172
136
12.1
84
Altera公司。
3
FLEX 6000可编程逻辑器件系列数据手册
表4
示出FLEX 6000表现为更复杂的设计。
对于复杂的设计表4 FLEX 6000器件性能
应用
使用的LE
速度-1
GRADE
8位，16抽头并行有限脉冲响应
（ FIR）滤波器
8位， 512点的快速傅立叶变换（FFT）的
功能
a16450
通用异步
接收器/发送器（UART）
PCI总线目标与零等待状态
注意：
(1)
注（1）
性能
-2速度
GRADE
80
89
53
30
49
单位
-3速度
GRADE
72
109
43
25
42
MSPS
S
兆赫
兆赫
兆赫
599
1,182
487
609
94
75
63
36
56
使用Altera的MegaCore创建该表中的应用
TM
功能
.
FLEX 6000器件是由Altera开发系统的支持;一
单一的，集成的软件包，提供了原理图，文字（包括AHDL ）
和波形设计输入，编译和逻辑综合，全面
模拟和最坏情况下的时序分析，和设备配置。该
Altera的软件提供EDIF 2 0 0 3 0 0 ， LPM ， VHDL ， Verilog HDL语言，
和其他接口的附加设计输入和仿真支持
与其他行业标准的PC和UNIX工作站为基础的EDA
工具。
Altera的软件可以很容易地与普通门阵列的EDA工具
综合和仿真。例如， Altera的软件可以生成
Verilog HDL语言文件进行仿真，如Cadence公司的Verilog -XL的工具。
此外， Altera的软件包含使用于设备EDA库
具体的功能，如进位链是用以快速反击和
算术函数。例如， Synopsys设计编译器库
与Altera公司的开发系统包括提供的DesignWare
这是对FLEX 6000架构进行了优化的功能。
Altera公司开发的系统运行在基于Windows的PC ，太阳
SPARCstations和HP 9000系列700/800 。
f
见
MAX + PLUS II可编程逻辑开发系统&软件
数据表
和
的Quartus可编程逻辑开发系统&
软件数据表
了解更多信息。
4
Altera公司。
FLEX 6000可编程逻辑器件系列数据手册
实用
描述
在FLEX 6000 OPTIFLEX架构由逻辑单元（LE ）的。
每个LE包括一个4输入查找表（LUT ），其可以实现任何
4输入功能，寄存器，以及携带和级联的专用路径
链功能。因为每个LE包含一个寄存器，设计可以很容易地
流水不消耗更多的LE 。指定的门数
FLEX 6000器件包含了所有的LUT和寄存器。
的LE被组合成称为逻辑阵列块（LAB ）基团;每个LAB
包含10个LE 。 Altera的软件会自动将相关的LE成
同一个LAB ，最大限度地减少所需的互连的数目。每
LAB可以实现逻辑的一个中等大小的块，例如计数器或
多路复用器。
在FLEX 6000器件，以及和信号互连
器件管脚，通过迅速完成的路由结构提供
互连。路由结构是一系列快速，连续行的和
运行的整个长度和宽度的器件列的通道。任何
LE或引脚可以喂或通过迅速完成任何其他LE引脚或喂食
互连。请参阅“ FastTrack网络互连”上
第17页
这个数据表
了解更多信息。
每个I / O引脚由I / O单元（IOE ）位于每行的最后喂
和FastTrack网络互连的列。每个IOE包含一个
双向I / O缓冲区。每个IOE放在旁边的一个实验室，它可以
受该LAB的局部互连驱动。此功能允许快速
小于8毫微秒时钟到输出时间时，一个引脚由任何的驱动
10个LE在相邻的LAB 。此外，任何LE可以通过行驱动的引脚和
列互连。 I / O引脚可以驱动LE通过行和注册
列互连，提供设置时间低至2 ns的时间和保持时间
0纳秒。 IOEs提供多种功能，如JTAG BST的支持，
摆率控制，以及三态缓冲器。
图1
示出了FLEX 6000 OPTIFLEX架构的框图。
每组10个LE被组合成一个LAB和实验室都
排列成行和列。实验室是由相互连接
FastTrack网络互连。 IOEs位于每个FastTrack网络的端
互连的行和列。
Altera公司。
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