3.串行配置器件（ EPCS1 ，
EPCS4 ， EPCS16 ， EPCS64和EPCS128 ）
数据表
C51014-3.3
特点
串行配置器件可提供以下功能：
■
该串联配置1-， 4- ，16- ，64-和128 - Mbit的快闪存储器装置
阿里亚
系列，旋风
系列所有器件系列中的Stratix
系列除
Stratix器件家族，以及使用该有源串行（AS）的配置方案中的FPGA
易于使用的四针接口
低成本，低管脚数，以及非易失性存储器
构和接近零的待机模式电流在低电流
2.7 V至3.6 V的操作
EPCS1和EPCS4提供8引脚小外形集成电路（ SOIC ）
封装。 EPCS16 8引脚或16引脚SOIC封装。 EPCS64和
EPCS128采用16引脚SOIC封装
启用了Nios
处理器通过内存访问未使用的快闪记忆体
接口
重新可编程存储器与超过10万次擦除/编程
写存储扇区保护支持使用状态寄存器的位
在系统编程支持， SRunner软件驱动程序
在系统编程的支持与USB声霸卡
， EthernetBlaster ，或
ByteBlaster的
II下载电缆
额外的编程支持与Altera公司
编程单元（APU ）和
从BP Microsystems的，系统一般，和其他编程硬件
供应商
交付使用擦除存储器阵列（所有位设置为
1)
■
■
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■
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■
■
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■
■
1
本文档中使用的术语“串行配置设备”是指Altera的EPCS1 ，
EPCS4 ， EPCS16 ， EPCS64和EPCS128 。
2009年12月
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配置手册（全两卷集）
3–2
第3章：串行配置器件（ EPCS1 ， EPCS4 ， EPCS16 ， EPCS64和EPCS128 ）数据表
功能说明
功能说明
使用支持主动串行配置基于SRAM的器件，配置数据
每次都必须重新加载该器件上电时，系统重新配置，或当
新的配置数据是必需的。串行配置器件闪存
与可以存储用于FPGA器件的配置数据的串行接口的设备是
支持主动串行配置和重新加载数据时电设备
或重新配置。
表3-1
总结Altera的结构的特征
设备和配置空间持有量。
表3-1 。
Altera的配置器件
（注1 ） ， （ 2 ）
内存大小
（比特）
1,048,576
4,194,304
16,777,216
67,108,864
134,217,728
片上
减压
支持
No
No
No
No
No
ISP
支持
是的
是的
是的
是的
是的
级联
支持
No
No
No
No
No
操作
电压（V）的
3.3
3.3
3.3
3.3
3.3
设备
EPCS1
EPCS4
EPCS16
EPCS64
EPCS128
可重复编程
是的
是的
是的
是的
是的
注释
表3-1 ：
（ 1 ）要设置这些器件采用Altera编程单元或主编程单元，是指
Altera的可编程硬件数据表。
（2） EPCS装置可以被重新编程系统与字节冲击波II下载线缆或使用SRunner外部微处理器。欲了解更多
关于SRunner信息，请参考
AN418 ， SRunner ：对EPCS编程的嵌入式解决方案。
对于采用8引脚SOIC封装，则可以从EPCS1垂直迁移到EPCS4
或EPCS16因为同一器件封装在EPCS器件提供。
同样，对于一个16引脚SOIC封装，可以在垂直方向从EPCS16迁移
在EPCS64或EPCS128 。
使用的压缩比计算，以确定FPGA器件，以适应EPCS 。
例3-1 。
压缩比的计算
EP4SGX530 = 189,000,000位
EPCS128 = 134217728位
初步数据表明，压缩通常会降低的配置
比特流的大小由35 ％至55％ 。我们以最糟糕的情况是35 ％的压缩。
189,000,000位× 0.65 = 12285万位
它适合EPCS128设备。
在Arria系列， Cyclone系列，以及所有的新的数据压缩功能
器件系列的Stratix系列除了Stratix器件系列，你可以使用
较小的串行配置器件配置较大的FPGA。
1
f
串行配置器件不能级联。
有关FPGA减压功能的详细信息，请参阅
在相应的器件手册配置章节。
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第3章：串行配置器件（ EPCS1 ， EPCS4 ， EPCS16 ， EPCS64和EPCS128 ）数据表
主动串行FPGA配置
3–3
串行配置器件被设计来配置Cyclone系列和所有
器件系列的Stratix系列除了Stratix器件系列。它无法配置
其他现有的Altera FPGA器件系列。
图3-1
示出了串行配置器件的框图。
图3-1 。
串行配置器件框图
串行配置器件
NCS
DCLK
控制
逻辑
数据
I / O移位
注册
ASDI
地址计数器
数据缓冲区
状态寄存器
解码逻辑
内存
ARRAY
在串行配置器件存储器访问
可以访问串行配置设备的未使用的存储器位置来存储
或检索通过了Nios处理器和SOPC Builder数据。 SOPC Builder是一个
Altera的工具，用于在Altera公司创建的基于总线的（尤其是基于微处理器的）系统
设备。 SOPC Builder的装配库组件，如处理器和
回忆到定制微处理器系统。
SOPC生成器包括EPCS设备控制器的核心，这是一个接口芯
专门设计用于与串行配置设备的工作。有了这个核心，你
可以创建带有Nios嵌入式处理器的系统，它允许软件访问
串行配置设备中的任何存储单元。
f
有关串行配置器件内访问内存的更多信息，
参阅
主动串行存储器接口的数据表。
主动串行FPGA配置
用下面的Altera FPGA的支持，主动串行（ AS ）配置方案
串行配置器件：
■
■
■
Arria系列
Cyclone系列
所有器件系列的Stratix系列除了Stratix器件系列
1
本节仅适用于支持AS配置方案的FPGA。
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3–4
第3章：串行配置器件（ EPCS1 ， EPCS4 ， EPCS16 ， EPCS64和EPCS128 ）数据表
主动串行FPGA配置
有串行配置设备接口直接与四个信号
FPGA的控制信号。串行配置器件的信号
数据， DCLK ， ASDI ，
和
NCS
与接口
DATA0 ， DCLK ， ASDO ，
和
NCSO
在FPGA上的控制信号，
分别。
图3-2
示出一个串行配置设备经由编程
下载线，它配置在AS模式下的FPGA 。
图3-3
显示了一个串行
使用APU或第三方编程配置器件编程
配置在AS配置模式下的FPGA 。
f
有关串行配置器件的引脚说明的详细信息，请参阅
表3-23 。
图3-2 。
Altera的FPGA配置在AS模式（串行配置器件编程为使用下载电缆）
（注1 ）
,
(4)
V
CC
(1)
10 k
V
CC
(1)
V
CC
(1)
10 k
Altera的FPGA
CONF_DONE
的nSTATUS
串行
CON组fi guration
设备
(2)
10 k
数据
DCLK
NCS
ASDI
DATA0
DCLK
NCSO
ASDO
送到nCONFIG
的nCEO
北卡罗来纳州
10 k
的nCE
MSEL [ ]
(3)
销1
V
CC
(1)
注释
图3-2 ：
（1）对于在V
CC
值，请参考相应的FPGA系列手册配置章节。
（ 2 ）串行配置器件不能级联。
（ 3 ）连接FPGA
MSEL [ ]
输入引脚来选择AS配置模式。有关详细信息，请参见相应的FPGA系列篇章
配置手册。
（ 4 ）有关的Altera FPGA中的AS方案的配置引脚I / O要求的详细信息，请参见相应的FPGA系列手册
配置篇。
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第3章：串行配置器件（ EPCS1 ， EPCS4 ， EPCS16 ， EPCS64和EPCS128 ）数据表
主动串行FPGA配置
3–5
图3-3 。
Altera的FPGA配置在AS模式（由APU或第三方编程串行配置器件
程序员）
（注1 ） ， （ 4 ）
V
CC
(1)
10 k
V
CC
(1)
V
CC
(1)
10 k
Altera的FPGA
CONF_DONE
的nSTATUS
串行
CON组fi guration
设备
(2)
送到nCONFIG
的nCEO
北卡罗来纳州
10 k
的nCE
MSEL [ ]
(3)
数据
DCLK
NCS
ASDI
DATA0
DCLK
NCSO
ASDO
注释
图3-3 ：
（1）对于在V
CC
值，请参考相应的FPGA系列手册配置章节。
（ 2 ）串行配置器件不能级联。
（ 3 ）连接FPGA
MSEL [ ]
输入引脚来选择AS配置模式。有关详细信息，请参见相应的FPGA系列篇章
配置手册。
（ 4 ）有关的Altera FPGA中的AS方案的配置引脚I / O要求的详细信息，请参见相应的FPGA系列手册
配置篇..
该FPGA作为配置在主配置流程，并提供
时钟输出到串行配置器件。该FPGA实现串行配置
设备通过拉动
NCS
低信号通过
NCSO
信号（参照
图3-2
和
图3-3 ） 。
接着，在FPGA发送到串行指令和地址
通过配置设备
ASDO
信号。串行配置器件响应
通过将配置数据发送到FPGA的说明书
DATA0
引脚上的
的下降沿
DCLK 。
该数据被锁存到FPGA上的下一个
DCLK
信号的
下降沿。
1
之前， FPGA进入配置模式，确保V
CC
在EPCS的准备。如果
是不是，你必须持有
送到nCONFIG
低到EPCS的所有电源轨都准备好了。
FPGA的控制
的nSTATUS
和
CONF_DONE
在AS配置过程中引脚
模式。如果
CONF_DONE
信号不高，配置或者结束
信号变高太早，在FPGA将脉其
的nSTATUS
引脚为低电平启动
重新配置。在成功的配置中，FPGA释放
CONF_DONE
引脚，允许外部10 - k电阻上拉该信号为高电平。初始化开始
后
CONF_DONE
变高。初始化后，在FPGA进入用户模式。
f
有关配置AS模式或其他的FPGA的详细信息
配置模式，请参阅配置一章中相应的设备
手册。
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